簡(jiǎn)述抖動(dòng)測量的基本原理

　　抖動(dòng)會(huì )使數字電路的傳輸性能惡化，由于信號上升沿或是下降沿在時(shí)間軸上的正確位置被取代，在數據再生的時(shí)候，數據比特流中就會(huì )引入錯誤。在合并了緩沖存儲器和相位比較器的數字儀表中，由于數據溢出或是損耗，錯誤就會(huì )引入到數字信號中。此外，在數模變換電路中，時(shí)鐘信號的相位調制會(huì )使恢復出的采樣信號惡化，這在傳輸編碼的寬帶信號時(shí)會(huì )造成問(wèn)題。

　　信號完整性

　　隨著(zhù)速度的增長(cháng)，今天的高速I(mǎi)/O設計正在更富挑戰性。標準要求在物理層有10–12的誤碼率。隨著(zhù)UI（單元間隙）越來(lái)越小，要維持它并提供足夠的裕度就越來(lái)越困難。其內在含義就是，器件級的抖動(dòng)必須繼續縮減。

　　過(guò)去8年多以來(lái)，隨著(zhù)晶體管價(jià)格的下跌，通信行業(yè)選擇將自己的資金投在硅片上去實(shí)現更高的速度，而不是投于構成通信信道的電纜或PCB（印刷電路板）材料。今天硅片完成的功能包括發(fā)射器端的預加強和FEC以及接收器端的自適應均衡等，用于補償信道中的環(huán)境性變動(dòng)。另外，有些客戶(hù)希望將BER改善到10–15或10–17,這樣就可以放棄FEC等功能，從而有可能減少功耗。

　　改善裕度的一個(gè)方法是盡量減小發(fā)射器的抖動(dòng)。他說(shuō)，抖動(dòng)的一個(gè)主要來(lái)源是產(chǎn)生時(shí)鐘信號的RO（環(huán)形振蕩器）PLL（鎖相環(huán)）中使用的VCO。他認為，ROPLL方案很有用，因為它為客戶(hù)提供了頻率設定上的靈活性。但ROPLL受到其相位噪聲的限制，相位噪聲會(huì )轉換為隨機抖動(dòng)。為避免這種情況，Altera在其StratixIV器件上為其高性能PLL提供了一個(gè)基于LC的振蕩器，代替ROPLL,提供低得多的噪聲與抖動(dòng)。

　　功率完整性

　　Altera特性描述小組的經(jīng)理BozidarKrsnik稱(chēng)："除了應對信號完整性的挑戰以外，我們還要把大量精力花在功率完整性問(wèn)題上?？蛻?hù)要求更低功率。通過(guò)可編程電源技術(shù)等創(chuàng )新，能夠在電源裕度縮減時(shí)分析和確定電源的性能和作用。"

　　Krsn功率挑戰對FPGA尤其顯著(zhù)，客戶(hù)可以在FPGA結構中隨心所欲地做東西。他們可以構建出一些極不尋常的最差情況，涉及到電源能級、時(shí)鐘頻率以及器件編程模式。

　　測量

　　許多測試工作都是由DanielChow負責的，他從2003年起就是Altera的高級技術(shù)人員。Chow帶領(lǐng)一個(gè)團隊，確定StratixIV的串行總線(xiàn)收發(fā)器的功率完整性和信號完整性，重點(diǎn)是抖動(dòng)的測量。

　　為了確定高速串行收發(fā)器的特性，Altera工程師設計了七種類(lèi)型的特性板（表1）。采用這些電路板，工程師能夠使用到FPGA的所有管腳，包括需要為器件各個(gè)子系統提供電源的電源腳。

表1.用于StratixIV的特性板

　　有些功能出現在不止一塊電路板上，尤其是功率完整性，因為功率會(huì )影響到一個(gè)器件的方方面面。另外，如果Chow不信任某塊電路板測得的結果，他可以讓一名工程師用另一塊板作重復測試。

　　一塊能做功率完整性的特性板為FPGA核心、I/O信號、PLL、差分時(shí)鐘和高速串行收發(fā)器提供一個(gè)PDN（功率分配網(wǎng)絡(luò )）。圖1表示了一塊特性板，工程師用它確定功率完整性和收發(fā)器信號完整性。（此為表1中的1號板）。

圖1.一塊StratixIV信號完整性特性板包含提供對FPGA高速I(mǎi)/O端口接入的SMA連接器

　　圖2是測試I/O端口信號完整性和功率完整性的一個(gè)典型配置。信號發(fā)生器和示波器等測試儀器連接到StratixIV特性板上，提供激勵與測量功能。

圖2.這是典型的測試設置，顯示了用于測試StratixIV上I/O端口信號完整性和功率完整性的儀器。特性板為工程師提供接入StratixIV及其收發(fā)器的方法。

　　為什么一個(gè)特性板需要每個(gè)FPGA功能的獨立PDN輸入。根據客戶(hù)的應用與需求，FPGA可能以最佳性能運行，所有電源層都互相隔離，但這樣做并非總有經(jīng)濟可行性。我們必須向客戶(hù)推薦，FPGA哪些部分可以共享電源資源。希望了解電源資源的何種組合可以影響到信號完整性。

　　工程師們在用StratixIV作設計時(shí)可能需要將電源與器件收發(fā)器緩沖和PLL隔離開(kāi)來(lái)。Chow指出："如果電源上有太多動(dòng)作，就不能永遠共享一個(gè)電源。電源結構對客戶(hù)應用和需求有很深的依賴(lài)；我們的工作是找到不同電源結構之間的折衷。"

　　Altera工程師還確定了StratixIV器件在更寬DC電壓范圍內的特性，其范圍寬于公司對客戶(hù)的建議范圍。他們在0.9V至1.4V電壓下測試收發(fā)器，而后公布的建議范圍為1.15V至1.25V,他們還對廣泛溫度范圍和各種半導體工藝角落測試了StratixIV.

　　信號完整性在串行鏈路中很重要。Altera信號完整性特性板的制造采用了工程師們能找到的最精密PCB材料和SMA連接器。為什么要這么做？因為他們必須盡可能減小走線(xiàn)和連接器可能增加的電壓損耗和抖動(dòng)，這樣結果才能代表器件的固有特性。注意圖1中SMA至FPGA的距離變化。工程師們用最短走線(xiàn)的SMA連接器，在無(wú)電力線(xiàn)噪聲環(huán)境下測試收發(fā)器，盡可能減少了信號的退化問(wèn)題。

　　在一個(gè)寧靜無(wú)擾的環(huán)境下作測試，Altera工程師能了解到一個(gè)器件的最好性能水平，但提供的不是真實(shí)性能數據?？蛻?hù)使用器件核心、邏輯和I/O部分的方式影響著(zhù)收發(fā)器的性能，尤其是在高數據速率下。因此，Altera工程師們必須確定器件在各種工作配置下的性能。

　　開(kāi)始時(shí)，公司的特性描述工程師并沒(méi)有簡(jiǎn)單地去使用每個(gè)門(mén)和I/O腳。那是一種不切實(shí)際的方法，因為沒(méi)有客戶(hù)會(huì )用到一片FPGA中的每只晶體管。每個(gè)客戶(hù)使用FPGA的方法都不相同。所以，我們會(huì )從客戶(hù)獲得樣品設計，了解他們使用我們器件的方式

　　收發(fā)器運行以后，工程師們就開(kāi)始檢查FPGA的I/O腳，同時(shí)查看其對PDN和信號完整性的影響。然后，他們接通核心與邏輯部分的電源，并檢查收發(fā)器的信號。工程師每接通器件一部分的電源，就檢查一次功率完整性，查看噪聲和電壓驟降情況，它們對PLL和信號抖動(dòng)都有很深刻的影響。

　　Chow工作的核心就是研究抖動(dòng)，以及確定其特性。他說(shuō)："十年前，我們不知道今天所理解的抖動(dòng)。我們不知道TJ（總抖動(dòng)）、RJ（隨機抖動(dòng)）、DJ（確定性抖動(dòng)）、PJ（周期抖動(dòng)）或ISI（符號間干擾）。隨著(zhù)FibreChannel和XAUI的實(shí)用，我們開(kāi)始了解抖動(dòng)。MikePengLi第一個(gè)懂得，當你規定BER時(shí)，只有TJ起作用。"

　　為了測量抖動(dòng)，Chow和其它Altera的工程師采用了一系列儀器，如來(lái)自Agilent技術(shù)公司、LeCroy公司和Tektronix公司的實(shí)時(shí)示波器與采樣示波器。在實(shí)驗室中，工程師還使用Agilent公司的頻譜分析儀和Agilent公司與SynthesysResearch公司的BERT（誤碼率測試儀）。

　　他指出，示波器是在時(shí)域測量抖動(dòng)，頻譜分析儀是在頻域，而B(niǎo)ERT使用數字域。Chow用頻譜分析儀查看PJ,因為這個(gè)抖動(dòng)分量包含有頻率，這種儀器可以很容易顯示它。他還喜歡用頻譜分析儀測量RJ,因為它能測量相位噪聲，并將結果轉換為RJ.頻譜分析儀還有低的噪聲背景，最低為-160dBm,Chow喜歡用它在一個(gè)特定帶寬下測量RJ.

　　"RJ正在越變越小",他說(shuō)，并指出針對SFP和SFP+收發(fā)模塊的標準都規定了約800fs的噪聲。"對StratixIV器件，客戶(hù)一般可以預期RJ值在600fs和700fs之間。在實(shí)驗室中，我們能夠測量低至400fs的RJ.很少有儀器能測量低于1ps的RJ.實(shí)時(shí)示波器才可以到這么低。"圖3顯示了一臺采樣示波器上的RJ和PJ,其中RJ=566fs.

圖3.在10.3Gbps時(shí)，StratixIV的一個(gè)串行I/O端口實(shí)現了566fs的RJ（隨機抖動(dòng)）。感謝Altera公司供圖。

　　Chow用一臺實(shí)時(shí)或采樣示波器測量DJ、RJ、PJ和ISI.他用一臺10–12BER的BERT測量TJ.如果所有抖動(dòng)測量都正確完成，各抖動(dòng)分量應近似等于TJ.

　　有些時(shí)候抖動(dòng)分量與TJ并不相符。這些矛盾性有時(shí)候來(lái)源于儀器，這就是為什么我們必須知道每臺儀器如何得到抖動(dòng)結果，包括硬件限制、軟件實(shí)現、算法和抖動(dòng)理論。這么做是因為每臺儀器都是看到大象的不同部位。當抖動(dòng)分量不相符時(shí)，Chow和他的團隊會(huì )復核他們的測量過(guò)程，可能要用不同的示波器或時(shí)鐘恢復系統再作嘗試。

　　Chow可能要更換示波器，再作測量，因為當數據速率增加到8Gbps、10Gbps和11.3Gbps時(shí)，每種速率得到的結果都不相同。他表示，10年前也遇到過(guò)相同的問(wèn)題，但時(shí)至今日，示波器制造商已經(jīng)改進(jìn)了自己的儀器，在數據速率高達5Gbps時(shí)，抖動(dòng)值的差別可以在10%內（參考文獻2）。在更高數據速率下，Chow看到不同制造商之間的差別在增加。

　　Chow提出了差別的原因：較小的UI,它產(chǎn)生較小的抖動(dòng)裕度，以及更快的上升與下降時(shí)間。Chow說(shuō)："儀器制造商不斷告誡我們在測量中需要更多帶寬。有些廠(chǎng)家建議說(shuō)我們需要50GHz的采樣示波器模塊，根據經(jīng)驗法則，我們需要五倍于數據速率的帶寬。"但Chow懷疑是否真正能在自己的示波器上看到一個(gè)10GHz信號。因為PCB走線(xiàn)和連接器都會(huì )減緩一個(gè)信號的躍變時(shí)間。他指出："并且設備還非常昂貴。我們的工作是發(fā)現要推動(dòng)的測量標準，以及真正需要哪種設備。"

　　盡管Altera擁有了最新的測試設備，但客戶(hù)一般卻不會(huì )有?？蛻?hù)會(huì )嘗試驗證StratixIV的規格，但他們可能缺乏必要的設備。因此，Chow和他的工程師們必須培訓現場(chǎng)應用工程師，告訴他們如何正確地完成測量。他曾收到現場(chǎng)報告，說(shuō)客戶(hù)用于測量StratixIV抖動(dòng)性能的示波器沒(méi)有足夠低的背景噪聲?？蛻?hù)會(huì )聲稱(chēng)他們得不到與Altera一致的抖動(dòng)測量結果；現場(chǎng)工程師必須解釋說(shuō)這個(gè)問(wèn)題出在測試設備或測試設置，而不是器件上。

參考文獻:

[1].PCBdatasheethttp://www.dzsc.com/datasheet/PCB_1201640.html.
[2].SMAdatasheethttp://www.dzsc.com/datasheet/SMA_1054310.html.
[3].SFPdatasheethttp://www.dzsc.com/datasheet/SFP_2043396.html.