提高DFT測試覆蓋率的方法
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設計背景
本文引用地址：http://dyxdggzs.com/article/201612/333248.htm本文探討的設計目標是一個(gè)來(lái)自意法半導體的數字音頻信號處理芯片，要求對數字功能邏輯進(jìn)行掃描鏈測試，覆蓋率達到98%以上。其功能邏輯中存在一些模擬模塊，如鎖相環(huán)、模數轉換器和一些存儲器單元等。更為重要的是，該芯片需要基于不同的應用系統需要，不但需要單獨封裝形式，也需要多芯片共享同一封裝。這樣，在某些多芯片封裝中，就有部分焊墊未引出或接地。而測試的設計初衷是產(chǎn)生一組測試向量適用于所有封裝形，就要求考慮最嚴格的封裝下可用的管腳資源。
DFT設計有兩個(gè)基本原則：可控制性和可觀(guān)測性，即DFT設計要求所有輸入邏輯是可控的和輸出邏輯是可測的。顯然，考慮到本設計中的模擬模塊接口和封裝形式的資源有限性，不可控邏輯和不可觀(guān)測邏輯對不小于98%的目標測試覆蓋率給出了很大的挑戰。
如圖1所示，在某種芯片封裝情況下，除信號test_si和test_so外，其余焊墊并未綁出(接地或懸空)，從而造成信號port_A、port_B、port_C和port_D的不可控，以及信號port_Z1、port_Z2和port_Z3的不可觀(guān)測(懸空)。導致很多相關(guān)邏輯不能正常參于DFT測試，測試覆蓋率受到較大的損害。
圖1 封裝造成的測試邏輯不可控和不可測
DFT設計的可控制性和可觀(guān)測性是通過(guò)原始的管腳來(lái)實(shí)現的，事實(shí)上功能設計不可能專(zhuān)門(mén)為DFT保留足夠多的管腳。如圖2所示的數字-模擬接口，由于PLL模塊的存在，顯然信號net_1、net_2和net_3上得到的測試結果不可直接觀(guān)測(不可測)，組合邏輯1相應的測試覆蓋率降低了;同時(shí)，由于PLL模塊的存在，信號net_4、net_5和的net_6不能直接賦值(不可控)，導致組合邏輯2的部分邏輯不能正常參于DFT測試，相應的測試覆蓋率受到較大的損害?？偟膩?lái)說(shuō)，芯片的測試覆蓋率降低了。
解決方案
針對設計中的上述情況，可以通過(guò)適當添加測試點(diǎn)的方式，使原來(lái)不可控和不可測的邏輯變化反映到掃描鏈上，使之變得間接可控和可測，以期提高整個(gè)芯片的測試覆蓋率和測試效率。
對于圖1所示的某些封裝中，不可控和不可測的未綁出(接地或懸空)管腳，圖3給出了相應的定制的解決方案。
圖3 添加控制點(diǎn)和觀(guān)測點(diǎn)提高測試覆蓋率(封裝部分管腳未綁出情況)
在輸出管腳處，添加少量異或門(mén)和選擇器件。當控制選擇信號為“0”時(shí)，電路處于正常工作狀態(tài)，輸出管腳正常輸出功能信號。當選擇控制為“1”時(shí)，電路處于測試狀態(tài)，用異或門(mén)將未能綁出的管腳的變化引出，相當于這些管腳也可以被觀(guān)測了。
針對圖2所示的數字-模擬接口，部分模擬模塊輸入信號通過(guò)組合邏輯給出，但在測試時(shí)并沒(méi)有邏輯將這些“終點(diǎn)”的信號影響引出觀(guān)察，因此這些點(diǎn)是不可觀(guān)測的。這與DFT設計可觀(guān)測要求(需管腳直接輸出)不相符，可能造成測試覆蓋率的損害。同時(shí)，部分模擬模塊輸出信號控制相應的組合邏輯，但在測試中，這些點(diǎn)是“浮空”(不可控制)的。這與DFT設計可控要求(需管腳直接輸入)不相符，造成測試覆蓋率的降低。圖4給出了類(lèi)似前者的定制解決方案，其實(shí)質(zhì)也是把這些不可控和不可測點(diǎn)連到測試鏈上去，讓這些邏輯間接可觀(guān)測或可控制以改善測試結果。
圖4添加控制點(diǎn)和觀(guān)測點(diǎn)提高測試覆蓋率(數字-模擬接口情況)
如圖所示，在模擬模塊輸入信號處添加少量異或門(mén)和選擇器件，并將它們連到掃描鏈上去。當控制選擇信號為“0”時(shí)，電路處于正常工作狀態(tài)，模擬模塊的輸入管腳正常接收功能信號。當選擇控制為“1”時(shí)，電路處于測試狀態(tài)，用異或門(mén)或者其他器件將未能觀(guān)測管腳的變化引出，相當于這些管腳間接可以被觀(guān)測了。
如圖所示，在模擬模塊輸出信號處添加一個(gè)帶有選擇端的寄存器。當控制選擇信號為“0”時(shí)，電路處于正常工作狀態(tài)，模擬模塊信號正常輸出到后續的功能邏輯。當選擇控制為“1”時(shí)，電路處于測試狀態(tài)：在移位過(guò)程中，這些點(diǎn)由測試鏈預置相應的值;在捕獲過(guò)程中，將之接地防止不定態(tài)在設計中的傳播。
對于其他的模擬模塊如ADC, 存儲器等，采用類(lèi)似的方法可改善整個(gè)芯片的測試覆蓋率和測試效率，達到目標測試效果。
結語(yǔ)
在前面提及的實(shí)際項目DFT設計中，功能邏輯部分含有萬(wàn)余寄存器。為提高測試覆蓋率，添加僅12個(gè)寄存器及很少部分組合邏輯作為測試點(diǎn)后，即可將測試覆蓋率從原來(lái)的95%提高到 98.3%。由此看來(lái)，這種方法是很有效率的。并且可根據項目實(shí)際需要，添加更多點(diǎn)以期達到更高覆蓋率，理論上測試覆蓋率可接近100%。
推薦RTL功能設計時(shí)就能考慮這種測試結構。這樣做設計工程師之間能夠了解彼此的設計需求，功能測試結構明晰，在DFT設計過(guò)程中省去很多麻煩。如果發(fā)現這類(lèi)問(wèn)題在RTL完成之后，一些DFT工具也提供用戶(hù)自定義的測試點(diǎn)插入，但是要注意測試控制信號選取一定要與需要的測試模式匹配，否則無(wú)法完成相應的測試期望。這種方法的關(guān)鍵是了解在哪里加測試點(diǎn)更為有效。
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