實(shí)現高速串行I/O效率的嵌入式測試

　　隨著(zhù)技術(shù)的進(jìn)步，電子產(chǎn)業(yè)自身在不斷地發(fā)明創(chuàng )新。嵌入式系統設計師相當清楚這一點(diǎn)，許多人開(kāi)發(fā)的應用數量甚至可以橫跨幾代電子技術(shù)和微處理器技術(shù)。

　　一路看過(guò)來(lái)，隨著(zhù)基本的硬體和軟體的演進(jìn)，當然也出現了許多不同的系統開(kāi)發(fā)和除錯方法。如今，絕大多數微處理器整合有晶片上除錯資源，因而設計師可以利用低成本的硬體介面進(jìn)行開(kāi)發(fā)和測試。這類(lèi)被稱(chēng)作為嵌入式測試的除錯，大幅有助于嵌入式系統的成長(cháng)，并將使具有高速串列I/O的設計系統具有更高的效率。

　　如今，半導體硅晶片成本的降低使得電子產(chǎn)業(yè)可以利用通訊產(chǎn)業(yè)30多年發(fā)展所取得的一些先進(jìn)技術(shù)，特別是串列介面。就當數位系統拼命地與大規模、高速數據傳輸的光系統的處理頻寬保持同步時(shí)，前所未有的對速度和總處理吞吐率的需求激勵了平行匯流排結構針對其自身的一些實(shí)際限制進(jìn)行演進(jìn)，為了獲取更高的處理頻寬，PC領(lǐng)域正鐘情于高速串列介面，向PCI-Express這類(lèi)匯流排標準的迅速成長(cháng)就是例證。

　　由于PC領(lǐng)域採用了串列介面，這些技術(shù)正被廣泛接受并確立地位。實(shí)現成本開(kāi)始下降，這就意味著(zhù)目前串列介面正邁上低成本的PC產(chǎn)品和主流數位產(chǎn)品──換言之，即嵌入式系統之路。我們將再一次看到該演進(jìn)過(guò)程：即隨著(zhù)嵌入式系統和相關(guān)的處理器採用該項新技術(shù)，設計團隊必須採用新的開(kāi)發(fā)和除錯方法來(lái)利用高速串列埠的優(yōu)點(diǎn)。

　　採用新測試方法

　　如今，絕大多數的數位電路設計師還習慣于採用平行介面和速率為100~200MHz左右的系統時(shí)脈。的確，有很好的標準，又有熟知的經(jīng)驗和工具支援這類(lèi)選擇。但是，高速（數Gb）串列完全是另外一回事。如今，成功配置高速串列介面的設計團隊通常聘用在高速訊號傳輸（訊號完整性）的實(shí)體層方面具有特殊經(jīng)驗的工程師。由于該方案將有助于將產(chǎn)品成功地投入市場(chǎng)，故需對開(kāi)發(fā)團隊進(jìn)行較多的改變，以便于將這一先進(jìn)的技術(shù)整合進(jìn)針對主流數位電子產(chǎn)品市場(chǎng)的設計中去。開(kāi)發(fā)團隊需要更有經(jīng)驗的設計師，以及所需的設計工具和設計方法，來(lái)解決與以往大不相同的設計問(wèn)題。

　　第一步是要瞭解設計問(wèn)題。如何設計與過(guò)去大不相同的數位高速串列介面？可能最大的差別在于訊號完整性。由于這些主要介面的訊號速率都高達Gb，將會(huì )出現許多通常只有類(lèi)比（或者更像是RF/微波）領(lǐng)域才會(huì )出現的問(wèn)題。設計師這就不像過(guò)去那樣只需關(guān)注像設立時(shí)間、保持時(shí)間和上升時(shí)間這類(lèi)的訊號定時(shí)參數，而是必須關(guān)注像視圖張開(kāi)、位元誤差率和抖動(dòng)的參數。

　　另一個(gè)不同之處在于探測設計師希望觀(guān)測的訊號的能力。該功能無(wú)論是對于目前的半導體的高整合度，還是細心地調理訊號通道上的訊號完整性都不可或缺的。隨著(zhù)速率上升到3Gbits/s，就需要對訊號進(jìn)行一些先行傳輸調理，來(lái)補償傳輸媒質(zhì)的耗損；接收端的訊號處理也需要相應的濾波，來(lái)精確地恢復訊號。同樣，由于有些訊號通常都工作在次微米數位硅晶片的低功率環(huán)境，電壓的擺幅較小。這意味著(zhù)傳統的測試測量方法，即簡(jiǎn)單地利用實(shí)體探頭來(lái)進(jìn)行接觸式探測將變得不太可能，因為探頭自身將會(huì )對訊號帶來(lái)很大程度的影響。

　　測試和除錯這些介面時(shí)必須考慮到這些因素所產(chǎn)生的實(shí)際影響。對數位完整性方面的需求意味著(zhù)數位設計師必須在驗證設計所用的標準工具庫內添加新的測量類(lèi)型（或測試設備）。目前，測量訊號完整性的復雜設備正普及，并且隨著(zhù)從以前的特定應用發(fā)展到主流應用的過(guò)程中還必須不斷演進(jìn)，這些設備包括視圖測試、位元誤差率（BER）測試以及抖動(dòng)容差測試設備。隨著(zhù)這些訊號變得更加靈敏，半導體硅晶片的整合度變得更高，為了能夠探測這些關(guān)鍵訊號，這些測試解決方案還必須不斷演進(jìn)。

　　解決方案是嵌入式測試

　　如同微處理器領(lǐng)域中的晶片上除錯工具和技術(shù)的出現一樣，解決方案應該是在硅晶片上實(shí)現更多的測試功能，至少對于探測問(wèn)題是如此。由于晶片開(kāi)發(fā)商非常仔細地設計了訊號通道，故對于應用設計師來(lái)說(shuō)，整合能力并利用這種方法來(lái)進(jìn)行關(guān)鍵測量和觀(guān)察串列埠的行為將是最好的方法。這種稱(chēng)作為嵌入式測試的方法，不需要外觸探頭（探頭自身將引起相關(guān)的問(wèn)題），而且可以獲取外部無(wú)法獲取的訊號的相關(guān)資訊（例如被接收機恢復實(shí)際視圖指標）。

　　圖1（詳見(jiàn)本刊網(wǎng)站）提供了一個(gè)實(shí)際例子。這？堙A在速率為6.25Gbits/s的串列鏈路上進(jìn)行的測量顯示，即便實(shí)體探頭的限制可以克服，在元件接腳上觀(guān)察訊號也將導致錯誤的結果，由于採用了先行傳輸訊號調理。如果只是簡(jiǎn)單地看一下圖示的資訊，人們可能會(huì )斷定該鏈路無(wú)法工作，因為觀(guān)察不到訊號視圖的張開(kāi)。但是，透過(guò)結合晶片上測量，如圖中的右側所示，工程師就能夠確信確實(shí)有一個(gè)訊號被接收機恢復了。

　　圖1：高速串列鏈路測試的實(shí)際例子。

　　FGPA的用途

　　隨著(zhù)串列技術(shù)在嵌入式系統中的出現，FPGA將扮演一個(gè)重要的作用。長(cháng)期以來(lái)FPGA都是嵌入式設計師使用的實(shí)現技術(shù)，而隨著(zhù)FPGA性?xún)r(jià)比的演進(jìn)，其作用正增加。FPGA正日益增多地成為一個(gè)整合平臺，它具有類(lèi)似晶片上系統（SoC）的功能，而這些功能則利用可編程的架構來(lái)實(shí)現。這為嵌入式系統設計師帶來(lái)了頗多的靈活性，并使他們能在其設計中以低成本的方案實(shí)現高整合度。

　　FPGA供應商也意識到了正轉向串列埠的這一趨勢，并正致力于為更多的開(kāi)發(fā)商提供可用的高速串列技術(shù)。絕大多數的高階FPGA產(chǎn)品中目前都有數Gb的串列I/O功能，該功能也正開(kāi)始進(jìn)入低成本的FPGA元件中。FPGA固有的可重新編程能力還為實(shí)現測試功能的測試工具提供一個(gè)真正的機會(huì )。開(kāi)發(fā)和測試工具正涌現出來(lái)，這為設計師提供了掌握串列介面的行為和品質(zhì)的新方法。這些新工具採用與高速串列技術(shù)指標（如BER測量）相關(guān)的測試類(lèi)型，這就使得它們對以前由于知識面和採購相關(guān)儀器成本所限而沒(méi)有考慮過(guò)的各類(lèi)設計師來(lái)說(shuō)都是有用的。

　　測試FPGA中的高速串列I/O

　　這些工具可用來(lái)時(shí)FPGA開(kāi)發(fā)商測量串列I/O。圖2為此類(lèi)工具架構圖。

　　圖2：用于高速串列鏈路測試的嵌入式測試解決方案架構圖。

　　該工具有叁個(gè)基本的部份組成：

　　1. 實(shí)現晶片上測試模式產(chǎn)生、BER測量和存取發(fā)射和接收器控制記憶體的測試核心；2. 測量軟體；3. 簡(jiǎn)單的硬體介面，本例中用JTAG編程電纜來(lái)實(shí)現。

　　人們可以看到，利用該架構，透過(guò)適當地配置這叁個(gè)部份，就可以設立起一個(gè)測量例程來(lái)探測用Xilinx FPGA實(shí)現的高速串列鏈路工作情況。

　　這樣的測試工具提供了進(jìn)行叁個(gè)基本鏈路測量的能力，所有的都基于BER，其已被廣泛地接受作為高速串列埠的最終測量。最簡(jiǎn)單的就是該工具可以提供鏈路BER測量。該測量在內部實(shí)現，并反映從FPGA內部的接收器所視的實(shí)際條件，而無(wú)須採用傳統測量中通常使用的接觸式探頭來(lái)測量元件的接腳。

　　另一個(gè)感興趣的測量是視圖測試（圖3詳見(jiàn)本刊網(wǎng)站），這為迅速掌握鏈路裕度提供了一個(gè)簡(jiǎn)單的方式。透過(guò)在數據眼的單位間隔上重復進(jìn)行BER測量，可以為用戶(hù)提供BER與數據眼位置關(guān)係的圖形顯示。最終，透過(guò)將視圖測量功能與發(fā)射和接收控制暫存器存取相結合，就能有效地對鏈路進(jìn)行調整，來(lái)獲得最佳的BER。

　　圖3：能夠測量鏈路裕度的視圖測試。

　　嵌入式測試的內涵

　　嵌入式系統中對串列I/O的採用將對如何成立設計團隊和採用什么工具產(chǎn)生影響。我堅信針對這一技術(shù)的嵌入式測試的特殊應用將為開(kāi)發(fā)商帶來(lái)有價(jià)值的幫助。在高速串列領(lǐng)域及以外的其它領(lǐng)域許多其它的可能性都與這一概念相關(guān)。很顯然，隨著(zhù)半導體技術(shù)在復雜度和功能以及速度等方面的不斷發(fā)展，嵌入式測試方案將為系統設計師探究系統提供真正的機會(huì )，不論是硬體還是軟體。

　　實(shí)現嵌入式測試要求一定的靈活度，以便將全新的測試拓樸架構和新的測試方案整合在一起來(lái)實(shí)現跨度覆蓋到半導體製造商和測試測量供應商的測試解決方案。儘管這些合作意味著(zhù)將對產(chǎn)業(yè)帶來(lái)挑戰，但卻能為位于競爭的價(jià)值點(diǎn)上的設計師帶來(lái)全新的、具有價(jià)值的測量功能，這都將是不可否認的經(jīng)濟驅動(dòng)力。