得益于低功耗CPLD技術(shù)的手持裝置研究

手持裝置的設計者，如設計智能電話(huà)、便攜媒體播放器和GPS系統等，總是在尋找各種方法來(lái)延長(cháng)產(chǎn)品中所用電池的壽命。復雜可編程邏輯器件（CPLD）給在低功耗設備中集成特殊邏輯和專(zhuān)用IP提供了靈活性。
使CPLD更加吸引關(guān)心功耗的設計者的原因是出現了“零功耗”CPLD，它們提供了全新的特征來(lái)延長(cháng)電池壽命。在手持裝置中，可編程邏輯通常用于替代某些任意邏輯，實(shí)現控制或執行短數據路徑。具有低功耗和小體積優(yōu)點(diǎn)的CPLD器件是這些應用的理想選擇，這些“零功耗”CPLD器件具有各種創(chuàng )新特征來(lái)支持手持裝置的低功耗設計。

CPLD中降低功耗的技術(shù)

通過(guò)優(yōu)化設計架構來(lái)降低功耗的實(shí)現方法有很多種，包括降低時(shí)鐘頻率、總線(xiàn)端接、低電壓工作，以及限制總線(xiàn)負載等。然而，即使采用這些低功耗技術(shù)，常規CPLD的功耗也常常使它們被排除在電池供電設備之外，但目前，CPLD制造商已經(jīng)開(kāi)發(fā)出了“零功耗”的CPLD器件。

圖1 輸入門(mén)控功能是降低CPLD功耗的最簡(jiǎn)單方法

術(shù)語(yǔ)“零功耗”有不同的解釋?zhuān)谋疽馐侵窩PLD具有非易失的、可立即上電使用的特征?，F在“零功耗”的含義是指在大多數應用中CPLD具有許多節省功耗的特點(diǎn)，以及可以用于充分減少器件功耗需求的核心邏輯。這些新的低功耗特征包括輸入門(mén)控和上升速率的控制。例如，在普通CPLD中，當32個(gè)輸入和32個(gè)輸出在100MHz頻率下翻轉時(shí)會(huì )消耗 2.8mA的電流。然而，使用零功耗CPLD，通過(guò)輸入門(mén)控技術(shù)，同樣的設計僅消耗0.026mA的電流。

輸入門(mén)控技術(shù)

不同制造商對輸入門(mén)控的稱(chēng)謂不同，例如，Lattice半導體公司稱(chēng)其為“功率監視（Power Guard）”。輸入門(mén)控是降低CPLD工作功耗的最簡(jiǎn)單方法，它通過(guò)將邏輯陣列與外部變化的輸入信號斷開(kāi)來(lái)實(shí)現，因為任何狀態(tài)改變的邏輯都消耗功率。當邏輯陣列不需要保留內部邏輯動(dòng)作時(shí)，它就與外部輸入源斷開(kāi)。而當使能輸入門(mén)控時(shí)，內部邏輯和相應輸出引腳就都維持在它們所在的狀態(tài)。輸入門(mén)控由I/O引腳和輸入緩沖之間的邏輯組成。門(mén)控邏輯是由邏輯陣列內部宏單元之一的一個(gè)輸出控制的，如圖1所示。輸入門(mén)控功能可以逐個(gè)引腳使能或禁止。有些CPLD系列為所有的輸入引腳提供了一個(gè)輸入門(mén)控塊，而另外一些CPLD則使用多個(gè)塊來(lái)為眾多I/O的個(gè)別部分提供精確控制。

上升速率控制

圖2 總線(xiàn)保持鎖存器、上拉、下拉，或非端接的I/O內部結構

上升速率控制為每個(gè)I/O引腳提供了兩種輸出緩沖狀態(tài)改變方式：快速和慢速上升速率。采用短PCB走線(xiàn)和良好端接的設計可以選擇快速上升速率，這樣做能夠在以最快速率工作的狀態(tài)和實(shí)際使用的低功耗狀態(tài)間進(jìn)行切換。對于長(cháng)PCB走線(xiàn)和非端接的高速設計，慢速上升速率所產(chǎn)生的反射和噪聲都很低，并使地彈噪聲最小。

其他先進(jìn)的CPLD特征

極低功耗CPLD器件的其他先進(jìn)特征還包括輸入遲滯、片上振蕩器，以及可編程端接等。輸入遲滯可以為慢速變化的輸入信號提供改善的抗噪聲性能。

最新的CPLD系列器件具有非常高效的I/O單元和在3.3V和2.5V輸入信號上的全部遲滯功能。如果設計者希望降低CPLD的功率效率，也可以選擇禁止遲滯功能，以節省I/O單元的功率消耗。

為了降低系統總體成本，先進(jìn)的CPLD目前都包括一個(gè)片上振蕩器用來(lái)提供系統時(shí)鐘。振蕩器通常用于上電順序控制、鍵盤(pán)掃描和顯示控制器等。集成振蕩器可以減少系統器件數，并節省了專(zhuān)用振蕩器的成本。在不需要片上振蕩器的設計中，該部分可以被禁用，以降低功耗。

所有零功耗CPLD都為輸入引腳提供了多種形式的可編程I/O端接方式，以此來(lái)降低由于外部三態(tài)總線(xiàn)所消耗的功耗。當非端接或浮動(dòng)的輸入信號在高電平和低電平邏輯之間漂動(dòng)的時(shí)候，會(huì )消耗大量不確定的功率。

CPLD的型號不同，它們的功能也各異，大部分都具有總線(xiàn)保持鎖存器、上拉、下拉或非端接等，如圖2所示。例如，Lattice半導體公司的4種型號CPLD都可以在每個(gè)引腳上指定上述功能。其他制造商的器件在每個(gè)引腳上可以選擇上拉和總線(xiàn)保持，或者為總線(xiàn)保持和上拉指定全局端接，而且每個(gè)引腳都可以被包含或排出端接信號組。

每一代手持設備都將一些增加的產(chǎn)品功能設計到更小的空間中，而且CPLD也成了方案的一部分。其中一個(gè)重要的原因就是CPLD可以“快速修正”ASSP和ASIC器件中的一些設計問(wèn)題。

CPLD制造商所提供的零功耗器件品種非常齊全，不同價(jià)格的器件封裝從小至5mm×5mm到大至28mm×28mm，可獲得的I/O引腳數從21個(gè)到324引腳BGA封裝中的270個(gè)。片式BGA封裝提供了優(yōu)化的I/O引腳數與封裝尺寸的比率，64個(gè)宏單元的ispMACH 4000ZE CPLD在5mm×5mm的封裝中有52個(gè)I/O引腳，如圖3所示，而且整個(gè)系列的CPLD也集成了功率監視（Power Guard）輸入門(mén)控，每個(gè)器件包括2～16段的功率分區，可以在功率控制上實(shí)現更細的粒度。

增強的片上振蕩器包括除n定時(shí)器模塊，所有I/O引腳均支持上拉、下拉和可以在每個(gè)引腳上被使能的總線(xiàn)保持器。

圖3 緊湊型5mm×5mm封裝的CPLD可以提供52個(gè)I/O引腳

在器件上電過(guò)程中，所有I/O引腳都處于下拉模式，這可以降低從外部信號線(xiàn)上吸入電流的強度，一片32個(gè)宏單元CPLD的典型待機電流是10μA。

CPLD有助于設計優(yōu)化

當功能和各種接口不斷增加到已有設計中時(shí)，零功耗CPLD器件可以非常容易地實(shí)現這種需求，并且不會(huì )增加系統的功耗預算?；仡櫼幌伦罱餍械谋銛y式GPS接收器便可以看到在接口和邏輯功能方面需要多個(gè)專(zhuān)用器件，包括一個(gè)SD卡接口、總線(xiàn)收發(fā)器和端口擴展器。這些功能都被集成到一個(gè)零功耗CPLD器件中，從而減少了設備所用器件的數量，降低了成本，也增加了總體可靠性。