(多圖) 基于DSP+FPGA多視頻通道的切換控制
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1 系統硬件結構
采用DSP+FPGA的硬件結構方案，利用DSP和FPGA控制MAX4312選通所需要的視頻通道，從而達到在多路視頻通道間進(jìn)行切換的目的。系統結構框圖如圖1所示。
圖1 系統結構框圖
1．1 控制器件的選型
根據實(shí)際需要，DSP采用ADI公司推出的Blackfin系列高性能處理器ADSP_BF561(以下簡(jiǎn)稱(chēng)BF561)作為算法處理和控制核心，BF561處理器包含2個(gè)獨立的BF533內核，每個(gè)內核分別包含2個(gè)乘／累加器(MAC)，2個(gè)40位的ALU，4個(gè)視頻ALU和1個(gè)40位移位器。Blackfin處理器采用改進(jìn)的哈佛結構和分級的存儲器結構。L1存儲器一般以全速運行，沒(méi)有或只有很少延遲。L2是另一級存儲器，分布在片內或片外，對其訪(fǎng)問(wèn)會(huì )消耗多個(gè)處理器周期。在L1級，指令存儲器只存放指令，2個(gè)數據存儲器存放數據，1個(gè)專(zhuān)用的臨時(shí)數據存儲器存儲堆棧和局部變量信息。在L2級，采用統一的存儲空間，可以存放指令和數據。這里采用L2級存儲器。
FPGA采用Altera公司的EP3C40F48C對視頻信號進(jìn)行預處理，該芯片具有多達24 624個(gè)邏輯單元，具有高級外部存儲器接口，允許將外部單數據率(SDR)SDRAM，雙數據率(DDR)SDRAM和DDR FCRAM器件集成到復雜系統設計中，而不會(huì )降低數據訪(fǎng)問(wèn)性能，具有129個(gè)兼容的LVDS通道，每個(gè)通道數據率高達640 Mb／8，還有4個(gè)可編程鎖相環(huán)和8個(gè)全局時(shí)鐘線(xiàn)。另外EP3C40F484C的功耗較低，全局運行時(shí)總功耗為300 mW左右。
1．2 Flash的設計
根據系統設計的需要，Flash采用CMOS型的M29W640D，其空間為18 Mx16 bit。該系統中，外部數據線(xiàn)為D1～D15，地址線(xiàn)為A2～A22。連接時(shí)需要注意，因為Flash是16 bit位寬，硬件連接上需要地址錯位，即DSP的A2對應Flash的A1，DSP的A3對應Flash的A2，依次類(lèi)推。在軟件編程上，任何對Flash的操作，如擦除、寫(xiě)入，均要先對特定地址寫(xiě)入一定數量固定的控制命令字，即簽到指令，這樣確保在通電和斷電時(shí)，不會(huì )對存儲器誤操作。
1．3 SDRAM的設計
該系統所采用的外部數據存儲器是大容量SDRAM MT48LC16M16，其容量是4 Bankx8 Mx16 bit。根據該系統設計的實(shí)際要求，SDRAM在系統運行時(shí)存儲實(shí)時(shí)圖像數據、基準數據以及程序代碼。由于Flash的存取速度比較慢，在Flash里，在系統初始化時(shí)應預先將存儲在其中的基準數據及程序代碼搬到更快的存儲器里面，以便DSP不受存儲器讀取時(shí)間的制約，充分發(fā)揮其高速性能。
1．4 視頻采集模塊設計
由于視頻通道的切換時(shí)間非常短，這就需要切換控制模塊對視頻信號有一個(gè)非常準確的判斷，以便及時(shí)發(fā)送切換命令，因此需要選擇一款高速的轉換器。另外由于本系統的電源為5 V供電，因此需要選擇一款低功耗的器件。因此選擇AD9203作為模擬信號的數字量化器件。
AD9203是ADI公司出品的一款單通道、低電壓的高速A／D轉換器，采樣速率可達40 Ms／s。其精度穩定可靠，在全采樣帶寬范圍內，始終基本保持著(zhù)10位的精度；在40 Ms／s的采樣速率下，ENOB(有效位數)仍然達到9．55位，差分非線(xiàn)性度±0．25 LSB，信噪比和失真度保持在59 dB左右。AD9203的工作電壓比較靈活，允許住2．7～3．6 V范圍內變動(dòng)，特別適合于便攜式設備在低電壓下的高速操作。在3 V的供電下，40 Ms／s全速工作時(shí)，功耗只有74 mW；在5 Ms／s時(shí)，功耗將會(huì )降到17 mW，在待機模式下，功耗只有0．65 mW。對于輸入信號的峰峰值，通常設置為1 Vp-p或者2 Vp-p。另外，AD9203允許外部電壓參考，可以根據設計需要，在1～2 V間靈活地設置輸入信號的峰峰值。圖2是AD9203的電路應用原理圖。
圖2 AD9203的電路應用原理圖
2 控制模塊設計
整個(gè)系統的工作流程為，在不同的監控點(diǎn)上安裝多個(gè)攝像頭進(jìn)行圖像監控，多路圖像視頻信號通過(guò)MAX4312，每一時(shí)刻選通其中一路視頻信號輸入。該視頻信號經(jīng)過(guò)AD8013AR處理后從圖像監控器輸出數字圖像信號，同時(shí)從行場(chǎng)分離芯片EL4583C輸出相應的行(VIDEO_Hs)、場(chǎng)(VIDEO_Vs)信號，從AD9203輸出圖像后肩信號(AD_BRST)和視頻量化信號。然后將行(VIDEO_Hs)、場(chǎng)(VIDEO_Vs)信號送進(jìn)DSP，將后肩信號(AD_BRST)和視頻量化信號送進(jìn)FPGA。FPGA利用這些信號對圖像進(jìn)行預處理，然后將處理后的圖像通過(guò)PPI口送給DSP中進(jìn)行算法處理。最后由DSP發(fā)送視頻通道切換命令完成不同通道之間的切換，并且將最后處理結果送給報警和狀態(tài)指示裝置，實(shí)現監控告警功能。軟件控制流程如圖3所示。
圖3 軟件控制流程
2．1 FPGA模塊功舵買(mǎi)現
FPGA控制部分用于對視頻信號進(jìn)行預處理并且等待DSP發(fā)送切換命令。其基本思路為：當某一路視頻信號經(jīng)過(guò)AD9203之后，輸出的視頻量化信號被送進(jìn)FPGA做預處理，然后被送入DSP進(jìn)行算法處理，同時(shí)FPGA等待DSP根據場(chǎng)信號發(fā)送的視頻通道切換命令。
在實(shí)驗過(guò)程中發(fā)現，DSP對圖像的搜索是以行信號的上升沿(或者下降沿)為觸發(fā)的，因此需要行信號有一個(gè)穩定的上升沿(或者下降沿)。由于信號在分離傳輸的過(guò)程中可能會(huì )產(chǎn)生抖動(dòng)，導致信號的上升沿(或者下降沿)不穩定，從而影響DSP對視頻信號的判斷。若仍然以這個(gè)不穩定的行信號(VIDEO_Hs)作為DSP搜索圖像的標志，則其接收的圖像將會(huì )在相鄰兩行出現錯位的現象，用肉眼看到的圖像漂移現象。圖4中(a)圖像是以VIDEO_Hs信號為標志接收的圖像。這就需要FPGA對行(VIDEO_Hs)信號做去抖動(dòng)處理，但是FPGA接收到的信號只有EL4583分離出來(lái)的行信號，無(wú)法分辨信號上升沿(或者下降沿)的具體位置。因此FPGA根據需要產(chǎn)生1個(gè)行標志信號(H_flag)，來(lái)取代不穩定的行信號(VIDEO_Hs)，然后將行標志信號(H_flag)和場(chǎng)信號(VIDEO_Vs)送給DSP，以便對視頻信號做出準確判斷。圖4中(b)圖像是以H_flag信號為標志接收的圖像。
圖4 以不同標志接收圖像的比較
2．2 PPI口的設置
FPGA和DSP之間的數據通信是通過(guò)PPI口實(shí)現的。PPI(并行外部接口)是半雙工形式，具有雙向端口，最大可進(jìn)行16位數據的輸入輸出。 PPI有5個(gè)存儲器來(lái)控制其操作。其中PPI控制寄存器(PPI_CONTROL)設置了PPI口的操作模式、控制信號極性以及端口的帶寬。在本設計中，設置PPI_CONTROL為0x00EC，將PPI的工作模式設置為ITU_656模式，端口的寬度設置為8位，并且僅僅為接收數據的模式。由于每個(gè)在DMA總線(xiàn)上的PPI_CLK_initiated事件(即輸入或輸出操作)都處理16為實(shí)體，也就是說(shuō)如果傳輸的數據不是16位，則把數據的高位補0湊成16為數據。這種情況下，更有效的辦法是把數據打包，即把2個(gè)FPGA傳輸的8位數據合成1個(gè)16位的數據，再進(jìn)行傳輸，這樣有效地利用了資源，提高了傳輸效率。
2．3 DSP控制功能實(shí)現
DSP控制功能的實(shí)現過(guò)程，首先設置DSP的PF此腳，以便判斷PF引腳上的中斷信號。定義FPGA與DSP的中斷信號的通信是通過(guò)PF6和PF7傳送的，然后對DMA(直接存儲器訪(fǎng)問(wèn))進(jìn)行設置，在對視頻信號進(jìn)行處理時(shí)，分別處理奇偶場(chǎng)信號，也就是在某一時(shí)刻只處理信號的奇數場(chǎng)或者偶數場(chǎng)，以便提高信號的處理速度。這就需要把視頻信號的奇偶場(chǎng)分別存儲，在設置DMA時(shí)，將奇偶場(chǎng)信號數據存儲在不同的地址下面。
當DSP通過(guò)PF引腳接收到FPGA發(fā)送的信號時(shí)開(kāi)始實(shí)現其控制功能，具體控制切換的過(guò)程為：DSP在接收到PPI口傳輸的第一個(gè)VIDEO_Vs信號時(shí)，通過(guò)場(chǎng)計數器(VsCount)開(kāi)始對視頻信號進(jìn)行計數，然后讀取VsCount的數值，當VsCount的計數達到切換要求時(shí)，DSP將發(fā)送一個(gè)切換命令給FPGA，即在某一地址下面寫(xiě)一個(gè)數值，讓FPGA通過(guò)DSP_A和DSP_D讀取命令完成視頻通道的切換。由于在視頻通道切換的前后，兩個(gè)通道的場(chǎng)信號可能會(huì )出現不同步的現象，所以在通道切換后的第2場(chǎng)開(kāi)始搜索圖像，圖5分別是DSP從第1場(chǎng)和第2場(chǎng)開(kāi)始接收圖像的結果。
圖5從不同場(chǎng)開(kāi)始接收圖像的比較
3 系統測試結果
實(shí)驗對24路視頻信號進(jìn)行切換，并且設定每一路視頻信號的切換時(shí)間為6場(chǎng)，也就是每經(jīng)過(guò)6場(chǎng)信號的時(shí)間就對視頻通道進(jìn)行一次切換。不同視頻通道之間切換時(shí)的穩定時(shí)間也不會(huì )超過(guò)一場(chǎng)，也就是說(shuō)，兩通道之間在切換之后在一場(chǎng)之內就可以穩定。實(shí)驗結果表明，該系統能夠穩定、可靠地實(shí)現多視頻通道之間的切換，可以在一套監控設備上添加多個(gè)攝像頭對不同的場(chǎng)景進(jìn)行實(shí)時(shí)監控，這樣不僅有效解決了傳統監控系統監視目標單一的缺點(diǎn)，而且提高了監控效率，降低了監控成本。
4 結束語(yǔ)
首先簡(jiǎn)單介紹了整個(gè)系統硬件架構和芯片的性能，描述了整個(gè)系統的工作流程，然后著(zhù)重闡述了DSP和FPGA對多視頻通道的控制與選通。FPGA整個(gè)設計程序是在QuartusⅡ平臺上用Verilog硬件描述語(yǔ)言編寫(xiě)，DSP程序在VisualDSP++編譯成功，二者都經(jīng)過(guò)多次調試驗證。該系統設計已成功應用于多場(chǎng)景監控告警系統中，準確、可靠地切換不同視頻通道。
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