基于A(yíng)MBA-AHB總線(xiàn)的SDRAM控制器設計方案

　　隨著(zhù)大規模集成電路和高速、低功耗、高密度存儲技術(shù)的發(fā)展，SDRAM動(dòng)態(tài)存儲器因容量大、速度快、價(jià)格低廉等優(yōu)點(diǎn)，現已成為PC內存的主流。然而SDRAM存儲器內部控制邏輯十分復雜，時(shí)序要求也非常嚴格，因此需要設計專(zhuān)門(mén)的SDRAM 控制器來(lái)實(shí)現系統對SDRAM的訪(fǎng)問(wèn)。

　　存儲控制器是嵌入式微處理器中AMBA-AHB總線(xiàn)與片外存儲設備之間的接口，完成總線(xiàn)主設備（CPU或DMA）與片外存儲設備（SDRAM或SRAM）的數據傳輸，其功能與性能決定著(zhù)嵌入式微處理器所支持的外部存儲器的類(lèi)型以及外部存儲器的訪(fǎng)問(wèn)速度，進(jìn)而決定著(zhù)整個(gè)嵌入式系統的處理速度。AMBA總線(xiàn)規范成為嵌入了式微處理器內片上總線(xiàn)的標準，設計基于A(yíng)MBA總線(xiàn)標準，支持嵌入式系統常用存儲器類(lèi)型的存儲控制器IP具有非常大的現實(shí)意義。

　　1 AMBA 總線(xiàn)簡(jiǎn)介

　　典型的基于A(yíng)MBA總線(xiàn)的微控制器架構如圖1所示。

　　它包含一個(gè)作為系統骨架的AHB（Advanced High-Performance Bus）或ASB總線(xiàn)，可實(shí)現CPU或DMA模塊與片外存儲器之間的大量數據通信，以獲得大的帶寬。

　　另外，在這條高性能總線(xiàn)上還有一個(gè)橋接器以連接低帶寬的APB，而在A(yíng)PB上連接著(zhù)大多數的系統外設。用戶(hù)可以各自獨立設計基于這個(gè)規范的微處理器以及外圍IP，提高了系統的開(kāi)發(fā)效率及模塊的可重用型［6］。

　　其中，AHB 總線(xiàn)是一種支持多總線(xiàn)主機的高性能總線(xiàn)，用于高性能、高時(shí)鐘頻率的系統，它保證了處理器與片外存儲器的有效連接。一個(gè)完整的AHB傳輸過(guò)程可以分為地址傳輸階段和數據傳輸階段，地址傳輸階段傳輸地址和控制信號，而數據傳輸階段傳輸的是讀寫(xiě)數據和響應信號。AHB 總線(xiàn)支持流水線(xiàn)傳輸，也就是說(shuō)在前一個(gè)數據傳輸階段可以同時(shí)進(jìn)行下一個(gè)地址傳輸階段，前后不同的傳輸階段可以重疊起來(lái)以提高系統的數據處理速度。

　　2 SDRAM 工作原理

　　SDRAM 是一種高速高容量同步動(dòng)態(tài)存儲器，相比于SRAM 等靜態(tài)存儲器具有容量大、速度快、價(jià)格低廉等優(yōu)點(diǎn)，成為圖像處理中常用的數據存儲器。但因SDRAM存儲結構的特殊性，需要對SDRAM不斷進(jìn)行預充電、刷新等操作以保持數據不丟失。SDRAM 內部的操作是通過(guò)總線(xiàn)命令實(shí)現的，命令由RASN、CASN 和WEN信號聯(lián)合產(chǎn)生，如表1所示（H表示高電平，L表示低電平）。

　　SDRAM上電后必須按一種確定的方式初始化。在上電穩定后100 μs時(shí)間內存儲器不接受除NOP以外的任何命令。當100 μs過(guò)后，通過(guò)控制器向SDRAM所有bank 發(fā)出預充電（Precharge）命令［8］，使SDRAM 所有bank進(jìn)入待機狀態(tài)。之后，要對SDRAM 連續執行兩個(gè)自動(dòng)刷新操作，使SDRAM 芯片內部的刷新及計數器進(jìn)入正常運行狀態(tài)。兩個(gè)刷新周期完畢之后，開(kāi)始對SDRAM 的模式寄存器（Mode Register）進(jìn)行操作，模式寄存器用來(lái)決定SDRAM將以何種工作模式工作。整個(gè)初始化過(guò)程如圖2所示。

　　3 SDRAM 控制器與AMBA-AHB 總線(xiàn)的關(guān)系

　　本設計基于A(yíng)MBA-AHB總線(xiàn)的slave模塊，SDRAM控制器處在片內AHB 總線(xiàn)與片外存儲設備之間，作為一個(gè)從機掛在A(yíng)HB總線(xiàn)上。它一邊需要通過(guò)AHB總線(xiàn)接口模塊與AHB總線(xiàn)通信，因此必須符合AHB總線(xiàn)標準；另一邊又需要給外部存儲設備提供控制信號，以實(shí)現對外部存儲設備的讀寫(xiě)操作?？刂破鹘邮諄?lái)自總線(xiàn)主設備的符合AMBA-AHB 總線(xiàn)規范的數據傳輸請求，產(chǎn)生正確的讀寫(xiě)控制信號給SDRAM 存儲器，以完成總線(xiàn)的數據傳輸請求。

　　AMBA 2.0總線(xiàn)為嵌入式微控制器定義了一套片上總線(xiàn)標準，因此本設計是獨立設計的基于該規范的外圍IP.

　　4 SDRAM 控制器系統設計架構

　　SDRAM 控制器與AHB 總線(xiàn)接口在整個(gè)系統中的連接關(guān)系如圖3所示。

　　4.1 AHB-slave總線(xiàn)接口電路

　　AHB-slave總線(xiàn)接口電路用來(lái)實(shí)現SDRAM 控制邏輯與AHB-master之間的信號傳輸。

　　按照AMBA 總線(xiàn)規范要求，AHB 總線(xiàn)從設備（slave）在總線(xiàn)時(shí)鐘上升沿，HREADY信號（由從設備發(fā)出）為高的情況下，必須鎖存來(lái)自AHB總線(xiàn)的總線(xiàn)控制信號、數據信號、地址信號等，以供內部譯碼模塊以及其他各模塊使用。