基于FPGA的高速串行傳輸系統的設計

引言

隨著(zhù)網(wǎng)絡(luò )技術(shù)的不斷發(fā)展，數據交換、數據傳輸流量越來(lái)越大。尤其像雷達，氣象、航天等領(lǐng)域，不僅數據運算率巨大，計算處理復雜，而且需要實(shí)時(shí)高速遠程傳輸，需要長(cháng)期穩定有效的信號加以支持，以便能夠獲得更加精準的數據收發(fā)信息，更好的為工程項目服務(wù)。傳統的并行傳輸方式由于走線(xiàn)多、信號間串擾大等缺陷，無(wú)法突破自身的速度瓶頸。而串行傳輸擁有更高的傳輸速率但只需要少量的信號線(xiàn)，降低了板開(kāi)發(fā)成本和復雜度，滿(mǎn)足高頻率遠距離的數據通信需求，被廣泛應用到各種高速數據通信系統設計中。

目前，高速串行接口取代并行拓撲結構已經(jīng)是大勢所趨。當今很多公用互連標準(如USB，PCI-Express)都是基于串行連接來(lái)實(shí)現高速傳輸的。相比于并行總線(xiàn)，串行連接的物理緊密度和鏈路韌性具有很多優(yōu)勢。因此，很多傳輸領(lǐng)域都轉向了串行傳輸，如筆記本電腦顯示互連、高速背板互連和存儲器內部互連。該系統涉及到的技術(shù)主要包括：光纖傳輸、PCIE(PCI-Express)傳輸和DDR緩存技術(shù)，以及這幾種技術(shù)在FPGA中融合為一個(gè)完整的串行傳輸鏈路，并實(shí)現了在兩臺服務(wù)器之間的高速數據傳輸測試，這對于實(shí)際工程應用具有重要的現實(shí)意義。

1 系統結構

高速串行傳輸系統作為數據采集、傳輸、存儲中的一部分，對傳輸性能指標有著(zhù)嚴格的要求。該系統要完成光信號到PCI-Express接口信號的相互轉換，并在轉換過(guò)程中完成數據的高速傳輸。信號一般可達4．25Gb／s，處理如此高的數據對硬件設計提出了很大的挑戰。其中所包含的硬件有：高速光電轉換電路，FPGA數據處理電路、DDRⅡ數據緩存電路、時(shí)鐘管理電路、PCIE傳輸模塊電路、電源模塊電路、自定義擴展接口電路。系統框圖如圖1所示。

圖1 系統框圖

技術(shù)要求主要有以下幾點(diǎn)：首先，傳輸卡中的4個(gè)光纖通道，每通道要達到2 Gb／s以上。其次，PCIE傳輸速率不小于6 Gb／s，支持DMA傳輸。再有，光纖和PCI-E傳輸誤碼率要小于1×10-10，連續傳輸相對穩定。

圖1中各個(gè)模塊的功能如下：Virtex5作為傳輸卡的核心，用來(lái)實(shí)現數據從光纖接口到PCIE接口的高速轉換。光纖傳輸模塊的作用是將內部數據經(jīng)過(guò)編碼后，通過(guò)光纜傳輸給接收系統，以及接收外來(lái)光數據，并將光數據傳送給FPGA處理電路DDR緩存模塊的作用，就是將傳輸過(guò)程中的高速數據，進(jìn)行緩存，以保持數據的完整性。PCI-Express傳輸模塊的作用，就是與PC之間實(shí)現PCI-Express傳輸協(xié)議，與PC實(shí)現串行數據傳輸，同時(shí)與外部擴展接口，DDR緩存，光纖傳輸模塊實(shí)現內部并行數據的交換。QTE自定義接口模塊的作用，就是進(jìn)行外部功能擴展。比如，可以擴展高速數據采集板卡、存儲硬盤(pán)卡、圖像采集卡等。時(shí)鐘管理模塊的作用，是給光纖傳輸模塊提供參考時(shí)鐘。時(shí)鐘頻率由FPGA的時(shí)鐘控制模塊控制。根據光模塊的性能，給出指定的時(shí)鐘。PCI-Express的參考時(shí)鐘，是通過(guò)芯片從PC主板上提取的。電源管理模塊的作用，是給整個(gè)系統提供各種不同的電壓。

2 系統模塊設計與實(shí)現

為了實(shí)現所要求的系統配置，更好地發(fā)揮各模塊自身及相互之間的作用，必須對模塊間進(jìn)行系統的協(xié)議分析。該系統的數據傳輸是雙向的，既可以傳輸數據，也可以接收數據。它主要由電源管理模塊，時(shí)鐘管理模塊，PCI-Express傳輸模塊，DDR緩存模塊，光纖傳輸模塊和外部擴展接口組成。其中，時(shí)鐘控制模塊和AURORA發(fā)送模塊、Aurora接收模塊是整個(gè)設計的重點(diǎn)。

2．1 時(shí)鐘控制模塊

時(shí)鐘控制模塊主要用來(lái)控制FPGA外圍的時(shí)鐘芯片ICS8442來(lái)產(chǎn)生所需要的高信噪比、低抖動(dòng)的差分時(shí)鐘。其模塊電路如圖2所示：輸出其中的信號用來(lái)完成對ICS8442的編程，使其能夠產(chǎn)生所需要的時(shí)鐘信號。

圖2 模塊電路圖

ICS8442的性能參數如下：輸出信號頻率范圍為31．25～700 MHz；晶振頻率范圍為10～25 MHz；VCO頻率范圍為250～700 MHz；ICS8442是LVDS邏輯電平，具有極低的相位噪聲，這種特性使它非常適合用來(lái)為吉比特以太網(wǎng)或同步光纖網(wǎng)提供時(shí)鐘信號。

ICS8442的內部結構圖3所示。ICS8442內部有一個(gè)完整的PLL鎖相環(huán)，其VCO的輸出頻率范圍在250～700MHz之間，倍頻系數是由M決定的，M的取值范圍在10～28之間。VCO的輸出頻率為：

ICS8442最終的輸出結果還要經(jīng)過(guò)一個(gè)分頻器N，最終輸出結果的頻率和晶振輸入頻率的關(guān)系式為：

其中：N是一個(gè)2位的寄存器，其對應的取值如表1所示。

表1 N寄存器對應的取值

圖3 ICS8442的內部結構

對ICS8442時(shí)鐘芯片的操作主要是對寄存器M，N的寫(xiě)操作。ICS8442支持并行寫(xiě)操作和串行寫(xiě)操作，根據硬件電路的設計，程序采用串行的寫(xiě)操作時(shí)序。當ICS8442的nP_LOAD置為高電平和S_LOAD置為低電平時(shí)，芯片實(shí)現串行操作。操作時(shí)序如圖4所示。