SPI總線(xiàn)協(xié)議及SPI時(shí)序圖詳解

SPI，是英語(yǔ)Serial Peripheral Interface的縮寫(xiě)，顧名思義就是串行外圍設備接口。SPI，是一種高速的，全雙工，同步的通信總線(xiàn)，并且在芯片的管腳上只占用四根線(xiàn)，節約了芯片的管腳，同時(shí)為PCB的布局上節省空間，提供方便，正是出于這種簡(jiǎn)單易用的特性，現在越來(lái)越多的芯片集成了這種通信協(xié)議。
SPI是一個(gè)環(huán)形總線(xiàn)結構，由ss(cs)、sck、sdi、sdo構成，其時(shí)序其實(shí)很簡(jiǎn)單，主要是在sck的控制下，兩個(gè)雙向移位寄存器進(jìn)行數據交換。

上升沿發(fā)送、下降沿接收、高位先發(fā)送。
上升沿到來(lái)的時(shí)候，sdo上的電平將被發(fā)送到從設備的寄存器中。
下降沿到來(lái)的時(shí)候，sdi上的電平將被接收到主設備的寄存器中。

假設主機和從機初始化就緒：并且主機的sbuff=0xaa (10101010)，從機的sbuff=0x55 (01010101)，下面將分步對spi的8個(gè)時(shí)鐘周期的數據情況演示一遍(假設上升沿發(fā)送數據)。

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脈沖 主機sbuff 從機sbuff sdi sdo
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0 00-0 10101010 01010101 0 0
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1 0--1 0101010x 10101011 0 1
1 1--0 01010100 10101011 0 1
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2 0--1 1010100x 01010110 1 0
2 1--0 10101001 01010110 1 0
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3 0--1 0101001x 10101101 0 1
3 1--0 01010010 10101101 0 1
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4 0--1 1010010x 01011010 1 0
4 1--0 10100101 01011010 1 0
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5 0--1 0100101x 10110101 0 1
5 1--0 01001010 10110101 0 1
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6 0--1 1001010x 01101010 1 0
6 1--0 10010101 01101010 1 0
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7 0--1 0010101x 11010101 0 1
7 1--0 00101010 11010101 0 1
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8 0--1 0101010x 10101010 1 0
8 1--0 01010101 10101010 1 0
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這樣就完成了兩個(gè)寄存器8位的交換，上面的0--1表示上升沿、1--0表示下降沿，sdi、 sdo相對于主機而言的。根據以上分析，一個(gè)完整的傳送周期是16位，即兩個(gè)字節，因為，首先主機要發(fā)送命令過(guò)去，然后從機根據主機的名準備數據，主機在下一個(gè)8位時(shí)鐘周期才把數據讀回來(lái)。
SPI總線(xiàn)是Motorola公司推出的三線(xiàn)同步接口，同步串行3線(xiàn)方式進(jìn)行通信:一條時(shí)鐘線(xiàn)SCK，一條數據輸入線(xiàn)MOSI，一條數據輸出線(xiàn)MISO;用于 CPU與各種外圍器件進(jìn)行全雙工、同步串行通訊。

SPI主要特點(diǎn)有:可以同時(shí)發(fā)出和接收串行數據;可以當作主機或從機工作;提供頻率可編程時(shí)鐘;發(fā)送結束中斷標志;寫(xiě)沖突保護;總線(xiàn)競爭保護等。

SPI總線(xiàn)有四種工作方式(SP0, SP1, SP2, SP3)，其中使用的最為廣泛的是SPI0和SPI3方式。

SPI模塊為了和外設進(jìn)行數據交換，根據外設工作要求，其輸出串行同步時(shí)鐘極性和相位可以進(jìn)行配置，時(shí)鐘極性(CPOL)對傳輸協(xié)議沒(méi)有重大的影響。如果 CPOL=0，串行同步時(shí)鐘的空閑狀態(tài)為低電平；如果CPOL=1，串行同步時(shí)鐘的空閑狀態(tài)為高電平。時(shí)鐘相位(CPHA)能夠配置用于選擇兩種不同的傳輸協(xié)議之一進(jìn)行數據傳輸。如果 CPHA=0，在串行同步時(shí)鐘的第一個(gè)跳變沿(上升或下降)數據被采樣；如果CPHA=1，在串行同步時(shí)鐘的第二個(gè)跳變沿(上升或下降)數據被采樣。 SPI主模塊和與之通信的外設音時(shí)鐘相位和極性應該一致。

SPI時(shí)序圖詳解-SPI接口在模式0下輸出第一位數據的時(shí)刻

SPI接口在模式0下輸出第一位數據的時(shí)刻

SPI接口有四種不同的數據傳輸時(shí)序，取決于CPOL和CPHL這兩位的組合。圖1中表現了這四種時(shí)序，
時(shí)序與CPOL、CPHL的關(guān)系也可以從圖中看出。


圖1

CPOL是用來(lái)決定SCK時(shí)鐘信號空閑時(shí)的電平，CPOL＝0，空閑電平為低電平，CPOL＝1時(shí)，
空閑電平為高電平。CPHA是用來(lái)決定采樣時(shí)刻的，CPHA=0，在每個(gè)周期的第一個(gè)時(shí)鐘沿采樣，
CPHA＝1，在每個(gè)周期的第二個(gè)時(shí)鐘沿采樣。