PCI總線(xiàn)和CPLD的任意信號發(fā)生器設計

　　1 基本原理和系統主要框圖

　　基于PCI總線(xiàn)和CPLD的任意信號發(fā)生器如圖1所示，PC端的控制程序對信號的頻率、相位等各種參數以及調制方式進(jìn)行設置，通過(guò)PCI總線(xiàn)將所設置的各種參數信息傳到CPLD中，CPLD根據預先編好的Verilog HDL程序，將PCI總線(xiàn)傳來(lái)的參數信息轉換成DDS的控制信息，控制DDS芯片的工作狀態(tài)和寫(xiě)入DDS中相應的寄存器，完成DDS的配置，生成所需要的信號?！　?/p>

　　2 系統主要硬件設計

　　2.1 PCI總線(xiàn)接口部分設計

　　PCI總線(xiàn)作為計算機與外部設備的一個(gè)重要連接總線(xiàn)，數據傳輸穩定、靈活、傳輸速度快，還具有即插即用和良好的擴展性等優(yōu)點(diǎn)，被廣泛應用在各種與計算機互聯(lián)的設備中。

　　考慮到PCI總線(xiàn)的協(xié)議比較復雜，所以本設計采用了PLX公司生產(chǎn)的PCI接口專(zhuān)用芯片PCI9052用于PCI總線(xiàn)的控制。圖2是PCI9052芯片的主要接口電路圖。主要包括9052與PCI插槽間的連接信號線(xiàn)、與E2PROM之間的連接線(xiàn)和與局部總線(xiàn)之間的連接線(xiàn)。與PCI插槽的信號包括地址數據復用信號AD[31：O].總線(xiàn)命令信號C/BE[3：0]#和PCI協(xié)議控制信號PAR，FRAME#，IRDY#，TRDY#，STOP#，IDSEL，DEVSEL#，PERR#，SERR#。與串行E2PROM的連線(xiàn)有4根信號線(xiàn)：EESK，EEDO，EEDI和EECS。本設計中需要傳輸的數據量比較少，同時(shí)考慮到對早期的ISA設備的兼容性，所以采用了9052中的ISA模式。在ISA模式下，9052與ISA總線(xiàn)的連接有數據線(xiàn)LAD[7：0]，地址線(xiàn)ISAA[1：O]，LA[23：2]，I/O讀寫(xiě)信號線(xiàn)IOWR#，IORD#，地址鎖存BALE?！　?/p>

　　9052的工作方式及配置信息主要由E2PROM加載，這里采用了Motorola公司的93LC46B，E2PROM的數據可以提前用燒寫(xiě)器燒好，也可以在線(xiàn)燒寫(xiě)。配置信息包括：設備號DID、制造商號VID、子設備號SDID、子制造商號SVID、中斷號、設備類(lèi)型號、局部空間基地址、局部空間描述符、工作模式、LOCAL端數據線(xiàn)的寬度、片選以及局部響應控制CNTRL等信號。根據需要配置好這些信息，寫(xiě)入E2PROM中。本設計中E2PROM的配置信息如表1所示?！　?/p>

　　2.2 CPLD控制部分設計

　　CPLD在系統中的主要作用是用來(lái)將PCI控制器傳輸過(guò)來(lái)的數據，經(jīng)過(guò)一定的算法處理，得到DDS外圍管腳的狀態(tài)及向DDS中寫(xiě)入控制寄存器數值，使DDS根據配置信息產(chǎn)生所需要的信號。

　　本設計中使用的CPLD是Altera公司的7000S系列，工作電壓為5 V，具有192個(gè)宏單元，采用通用JTAG方式下載。CPLD與DDS之間的接口電路主要包括8位數據線(xiàn)D[7：O]。6位地址線(xiàn)ADD[5：0]，串并選擇信號PMODE，復位信號RESET，外部更新信號UDCLK、讀寫(xiě)信號WR、RD和控制信號0RAMP、FDATA。如圖3所示?！　?/p>

　　考慮到DDS信號輸出的實(shí)時(shí)性和減少CPLD的宏單元的占用，本設計中使用9052的IOWR#信號去觸發(fā)DDS的寫(xiě)入信號WR。DDS控制寄存器的寫(xiě)入方式有串行和并行兩種，由PMODE管腳控制，當PMODE信號為高時(shí)，為并行寫(xiě)入模式，當PMODE信號為低時(shí)，為串行工作模式。由于設計中PCI9052寫(xiě)入CPLD的數據為8位并行輸入，所以在這里選用了并行的方式向DDS的控制寄存器中寫(xiě)入數據。寫(xiě)入的時(shí)序如圖4所示?！　?/p>

　　CPLD的程序在A(yíng)ltera公司提供的QuartusⅡ開(kāi)發(fā)系統下通過(guò)Verilog HDL語(yǔ)言來(lái)實(shí)現。在QuartusⅡ環(huán)境中，可以方便地對波形進(jìn)行仿真，便于查看和修改程序中可能存在的問(wèn)題。QuartusⅡ仿真環(huán)境如圖5所示?！　?/p>

　　2.3 DDS輸出部分設計

　　DDS部分電路設計除了與CPLD之間的連接電路外，還有DDS的外圍電路設計。本系統中DDS的外圍電路主要包括電壓轉換、差分時(shí)鐘信號輸入和低通濾波器三個(gè)部分，如圖6所示。設計中的DDS采用的是AD公司的通用DDS芯片AD9852，芯片的工作電壓為3.3 V，最高系統時(shí)鐘為300 MHz?！?/p>

　　在整個(gè)系統中，PCI9052和CPLD的工作電壓為5 V，所以需要將工作電壓由5 V轉換為DDS正常工作的3.3 V，設計中采用了專(zhuān)用的電壓轉換模塊，完成電壓轉換工作，為DDS及其外圍電路提供3.3 V工作電壓。

　　差分時(shí)鐘輸入模塊是為了DDS輸出信號能夠得到較好頻譜純凈度，本設計采用了20 MHz的有源晶振，通過(guò)MCl00LVEL16D芯片產(chǎn)生20 MHz的差分時(shí)鐘信號，作為DDS的外部輸入時(shí)鐘。

　　為了濾去不需要的頻率成分和抑制輸出信號的雜散，在信號的輸出部分，采用了一個(gè)π型結構的LC低通濾波器，濾波器的結構圖如圖7所示?！　?/p>

　　3 系統主要軟件設計

　　系統的軟件部分包括面向硬件的WDM驅動(dòng)程序和面向用戶(hù)的應用程序兩部分，其結構如圖8所示。WDM驅動(dòng)負責硬件的電源管理、各種空間訪(fǎng)問(wèn)和初始化等硬件控制操作。用戶(hù)通過(guò)應用程序與驅動(dòng)程序通信、與PC機進(jìn)行數據交換，傳遞所需參數和控制信息，再通過(guò)信號生成部分根據設置的參數產(chǎn)生所需要的各種信號?！　?/p>

　　本設計的軟件部分開(kāi)發(fā)環(huán)境為：Windows XP，WinXPDDK，MS.Net Framework SDK，DriverStudio 3.3，Win—driver5.02，VC++6.O。根據9852的工作特性，用戶(hù)軟件中設置了信號種類(lèi)選擇、信號的頻率、分頻系數等參數的設置，還可以根據以后更進(jìn)一步的需要，產(chǎn)生其他需要的各種實(shí)際信號，編譯完成的軟件如圖9所示。實(shí)際產(chǎn)生的信號如圖10所示?！　?/p>

　　4 結語(yǔ)

　　本文詳細介紹了基于PCI總線(xiàn)和CPLD的任意信號發(fā)生器的開(kāi)發(fā)過(guò)程，并對其中的關(guān)鍵技術(shù)，如PCI總線(xiàn)控制、CPLD邏輯控制、DDS信號輸出部分、控制軟件的編寫(xiě)等主要部分做出分析和研究。提出了基于用戶(hù)軟件控制信號產(chǎn)生的任意信號發(fā)生器的設計思路并加以實(shí)現。通過(guò)頻譜儀觀(guān)察實(shí)際的輸出信號，信號的頻譜比較純凈，信號的樣式多樣，參數設置直觀(guān)方便。同時(shí)提供了一個(gè)通用的軟件平臺，可以根據以后的實(shí)際需要進(jìn)行相關(guān)功能的擴展，以得到更多的信號樣式和一些非常規信號。