基于FPGA的I2C SLAVE模式總線(xiàn)的設計方案

由于在嵌入式系統開(kāi)發(fā)中越來(lái)越多的應用到FPGA,而一些嵌入式CPU,比如STM32 為了降低成本，減小封裝尺寸，沒(méi)有外接專(zhuān)門(mén)的CPU 讀寫(xiě)總線(xiàn)，而只提供了一些如SPI 和I2C 的接口。而且在應用中經(jīng)常有數據要配置到FPGA 中，如FPGA 中的應用配置寄存器，和配置表項等，都需要CPU 配置。這些數據的數據量不大，速度也不要求很高，很適合用I2C 總線(xiàn)來(lái)配置。

I2C 總線(xiàn)是Philips 公司設計的一種控制和配置內部IC 雙向兩線(xiàn)的串行總線(xiàn)。主要特點(diǎn)是接口信號線(xiàn)較少，但是其數據的傳送速率不是很高，其高速模式下為3.4Mb/s.應用于配置FPGA 比較適合。在通常的應用中嵌入式CPU 作為MASTER 模式的主器件，FPGA 作為SLAVE 模式的從器件。通過(guò)使用I2C 總線(xiàn)，減少了CPU 和FPGA 的連線(xiàn)，而且嵌入式CPU 一般有內含I2C總線(xiàn)控制器，使得CPU 和FPGA 間的通訊硬件電路簡(jiǎn)化。

1 I2C SLAVE 模式整體結構的分析設計

I2C 總線(xiàn)要求兩條信號線(xiàn)，一條串行數據線(xiàn) SDA,一條串行時(shí)鐘線(xiàn) SCL.通過(guò)串行方式傳送數據。它是一個(gè)多主器件的總線(xiàn)，如果兩個(gè)或更多主器件同時(shí)傳輸數據，可以沖突檢測和仲裁。為簡(jiǎn)化設計和滿(mǎn)足應用要求，該設計實(shí)現一個(gè)標準I2C總線(xiàn)的子集。完成1 字節的單次讀寫(xiě)和連續讀寫(xiě)功能。所以這就要求應用中的I2C 總線(xiàn)上只能有一個(gè)主器件，而FPGA 邏輯則只能當成從器件。I2C 總線(xiàn)的兩條信號線(xiàn)都是開(kāi)漏的，必須外接上拉電阻，以保證總線(xiàn)空閑時(shí)，總線(xiàn)都處于高電平。I2C的讀寫(xiě)時(shí)序圖如圖1.

從圖1 中可以看出，總線(xiàn)的起始條件為在SCL 為高電平時(shí)，SDA 拉低產(chǎn)生一個(gè)下降沿。而總線(xiàn)的停止條件為在SCL 為高電平時(shí)，SDA 釋放由上拉電阻產(chǎn)生一個(gè)上升沿。在快速模式下，SCL 時(shí)鐘頻率最大值為400KHz,SCL 時(shí)鐘的低電平周期最小為1.3μs,SCL 時(shí)鐘的高電平周期最小為0.6μs.在輸入端，輸入濾波器必須抑制的毛刺脈寬最大值為50ns.由于SCL是由主器件CPU 的內置I2C 模塊產(chǎn)生的，所以SCL 的時(shí)序肯定符合要求。而FPGA 要采樣SCL 和SDA 信號，那么FPGA 的采樣時(shí)鐘頻率至少要為SCL 頻率的2 倍以上。再加上抑制的毛刺脈寬最大值為50ns.當FPGA 的系統時(shí)鐘為100MHz 時(shí)，端口以100MHz 的頻率采樣信號，遠遠大于快速模式下SCl 的400KHz,抑制的毛刺也將在5 個(gè)時(shí)鐘周期內處理。而且FPGA內部邏輯一般都工作在100MHz 以上，所以I2C 模塊的系統時(shí)鐘可以直接使用FPGA 的系統時(shí)鐘，可以省去時(shí)鐘轉化模塊，簡(jiǎn)化處理。當I2C 總線(xiàn)讀FPGA 時(shí)，總線(xiàn)主器件在發(fā)送完第一個(gè)字節，FPGA 回復ACK 后，緊接著(zhù)就要FPGA 輸出相應的數據，所以在FPGA 邏輯發(fā)出ACK 的同時(shí)就要開(kāi)始，FPGA 的內部尋址和讀取相應的數據，在SCL 時(shí)鐘頻率最大值為400KHz 時(shí)，FPGA 的系統時(shí)鐘為100MHz,那么FPGA 的內部邏輯有約250個(gè)時(shí)鐘周期的尋址時(shí)間，這個(gè)時(shí)間是完全夠用的。I2C SLAVEmode 整體結構圖如圖2.

接口信號的說(shuō)明如表1.

2 I2C SLAVE 模式控制器的設計與實(shí)現

2.1 I2C SLAVE 控制器的接口實(shí)現

I2C SLAVE 控制器的接口部分主要包括，信號異步時(shí)鐘域的轉換。輸入濾波器，用來(lái)抑制毛刺。及SDA 線(xiàn)的雙向轉換。由于SDA 的PIN 是雙向的，所以一定要分配在FPGA 的IO BLOCK塊中，只有IO BLOCK 中有雙向的硬件結構。因為SDA 和SCL信號的相位相對于FPGA 邏輯的系統時(shí)鐘的相位關(guān)系是不確定的。所以一定要進(jìn)行異步時(shí)鐘域的轉換，以防止輸入的寄存器出現亞穩態(tài)，它會(huì )使邏輯處在某個(gè)不確定的狀態(tài)。此外FPGA的系統時(shí)鐘頻率比較高，對輸入的毛刺比較敏感，故輸入端要加入濾波器。接口部分的框圖如圖3.

異步時(shí)鐘域的轉換，采用兩級寄存器的結構。輸入濾波器采用5 級寄存器的結構。當采樣到連續5 個(gè)高電平時(shí)，輸出才為高電平，否則為低電平。接口部分的寄存器全都用FPGA 的系統時(shí)鐘驅動(dòng)。

2.2 I2C SLAVE 控制邏輯的實(shí)現

I2C SLAVE 控制邏輯狀態(tài)機是整個(gè)模塊的核心，所有I2C 總線(xiàn)相應的控制都由其完成。狀態(tài)機有四個(gè)狀態(tài)：IDLE,START,SAMPLE 和STOP 組成。Verilog 的定義如下：

`define IDLE 2'b00

`define START 2'b01

`define STOP 2'b10

`define SAMPLE 2'b11

下面介紹各個(gè)狀態(tài)的功能。當I2C 總線(xiàn)無(wú)任何操作時(shí)控制器在IDLE 狀態(tài)下，并保持。當接口邏輯判斷到START 條件時(shí)，控制器跳轉到START 狀態(tài)下，并做好接受第一個(gè)字節的準備，包括初始化bit計數器。接著(zhù)開(kāi)始接受第一個(gè)字節包含7bit的地址和1bit 的讀寫(xiě)狀態(tài)位。當采集完第一個(gè)字節后，控制器跳到SAMPLE 狀態(tài)下，開(kāi)始執行數據字節的接受或發(fā)送。是接受或發(fā)送的狀態(tài)由前一字節的最后1bit 的讀寫(xiě)狀態(tài)位決定。

當讀寫(xiě)狀態(tài)位為高時(shí)，表示I2C 總線(xiàn)的讀操作，FPGA 邏輯發(fā)送數據。讀寫(xiě)狀態(tài)位為低時(shí)，表示I2C 總線(xiàn)的寫(xiě)讀操作，FPGA邏輯接受數據。接著(zhù)FPGA 邏輯發(fā)出一個(gè)ACK 信號后，表示可以進(jìn)行讀寫(xiě)操作。那么就進(jìn)入到SAMPLE 狀態(tài)下，正常讀或寫(xiě)一個(gè)字節(也可以連續的讀寫(xiě)多個(gè)字節，對此沒(méi)有限制)。在完成8bit 數據讀寫(xiě)后，I2C 的主器件會(huì )發(fā)出一個(gè)STOP 條件操作。fpga 邏輯收到后，就跳轉到STOP 狀態(tài)，并在幾個(gè)時(shí)鐘周期后，自動(dòng)跳轉到IDLE 狀態(tài)下。從而完成一個(gè)完整的I2C 總線(xiàn)的讀或寫(xiě)操作。

當然也包括一些異常處理，以防止狀態(tài)機處在一個(gè)不確定的狀態(tài)下。在SAMPLE 狀態(tài)下如果遇到意外的START 條件時(shí)，即上次的總線(xiàn)操作沒(méi)有完成就開(kāi)始了下次的操作，則控制狀態(tài)機會(huì )跳轉到START 狀態(tài)下，而開(kāi)始接受這次新的總線(xiàn)操作，而上次的操作為無(wú)效。由如在SAMPLE 狀態(tài)下，但是又收到一個(gè)START 條件。還有如在STOP 狀態(tài)收到一個(gè)START 條件，處理也和上面一樣。下圖4 介紹了I2C SLAVE 控制邏輯狀態(tài)機的狀態(tài)跳轉圖。

如上圖所示，在 SAMPLE 狀態(tài)下，可以連續的讀寫(xiě)數據，而地址是在讀寫(xiě)完一個(gè)字節后由FPGA 邏輯自動(dòng)加1 的。這樣做使得I2C 總線(xiàn)的一次操作就可以連續對多個(gè)字節讀或寫(xiě)。提高的總線(xiàn)的使用效率。

以下是在modelsim6.0 下進(jìn)行的行為級仿真的時(shí)序圖。

由自行編制的I2C 總線(xiàn)主器件BFM 驅動(dòng)進(jìn)行測試。圖5 I2CSLAVE 控制器寫(xiě)時(shí)序圖。圖6 I2C SLAVE 控制器讀時(shí)序圖。

3 結論

本方案通過(guò)介紹SLAVE 模式的特點(diǎn)，給出設計的原理框圖和modelsim 下的行為仿真時(shí)序圖。在A(yíng)ltera 的Cyclone II 系列中用Quartus II 12.0生成的模塊時(shí)鐘頻率可達到180MHz,占用的資源Totalcombinational functions 為83 個(gè)，Total registers 為41 個(gè)。而在實(shí)際應用中達100MHz 左右。證實(shí)了本方案操作簡(jiǎn)便，效果不錯。