一種高度集成的全新電源管理解決方案

1 小型化的高功率密度電源

ADP505x系列是ADI公司高度集成的多路輸出穩壓器的最新產(chǎn)品組合，該系列使單個(gè)IC能快速輕松地用于許多不同的應用，從而縮短電源設計時(shí)間。這些新器件為RF系統、FPGA和處理器供電所帶來(lái)的優(yōu)勢，以及有助于設計人員快速實(shí)現新設計的設計工具。

在通信基礎設施中，毫微微蜂窩和微微蜂窩的興起推動(dòng)基站向更小型化方向發(fā)展，這對數字基帶、存儲器、RF收發(fā)器和功率放大器的供電提出了復雜要求，必須在最小的面積中提供最高的功率密度，如圖1所示。

圖1 小型基站的多種電源

典型的小蜂窩系統需要密度非常高的電源，它能以快速瞬變響應輸送大電流以便為數字基帶供電，同時(shí)利用低噪聲、低壓差調節器(LDO)為AD9361 RF捷變收發(fā)?、溫度補償晶體振蕩器(TCXO)和其他噪聲關(guān)鍵電源軌供電。將開(kāi)關(guān)穩壓器的開(kāi)關(guān)頻率設置到關(guān)鍵RF頻段以外可降低噪聲，并且同步開(kāi)關(guān)穩壓器可確保拍頻不影響RF性能。降低數字基帶的內核電壓(VCORE)可將低功耗模式的功耗降至最低，電源時(shí)序控制則可確保數字基帶在RF收發(fā)器使能之前上電并運行。數字基帶與電源管理之間的I2C接口允許改變降壓調節器的輸出電壓。為提高可靠性，電源管理系統可以監控其自身的輸入電壓和芯片溫度，向基帶處理器報告任何故障。

同樣，醫療和儀器設備(如便攜式超聲設備和手持式儀器)的趨勢也是尺寸越來(lái)越小，要求在更小的面積上以更有效的方式為FPGA、處理器和存儲器供電，如圖2所示。

圖2 為基于FPGA的系統供電

2 典型的FPGA和存儲器設計的多軌電源管理

典型的FPGA和存儲器設計需要密度非常高的電源，它能以快速瞬變響應輸送大電流以便為內核和I/O電源軌供電，同時(shí)通過(guò)低噪聲軌為鎖相環(huán)(PLL)等片內模擬電路供電。電源時(shí)序至關(guān)重要，應確保FPGA在存儲器使能之前上電并運行。帶精密使能輸入和專(zhuān)用電源良好輸出的穩壓器支持電源時(shí)序控制和故障監控。電源設計師通常希望將同一電源IC用在不同應用中，因此，必須能夠改變電流限值。這種設計重用可大幅縮短產(chǎn)品上市時(shí)間--任何新產(chǎn)品開(kāi)發(fā)流程中的關(guān)鍵要素之一。

考慮具有1路12 V輸入和5路輸出的FPGA的多軌電源管理常見(jiàn)設計規格：

·內核電軌：1.2 V (4 A)

·輔助電軌：1.8 V (4 A)

·I/O電軌：3.3 V (1.2 A)

·DDR存儲器電軌：1.5 V (1.2 A)

·時(shí)鐘電軌：1.0 V (200 mA)

典型的分立方案如圖3a所示，4個(gè)開(kāi)關(guān)穩壓器連接到12 V輸入軌。一個(gè)開(kāi)關(guān)穩壓器的輸出預調節LDO以降低功耗。另一種方法如圖3b所示，使用一個(gè)穩壓器將12 V輸入降壓至5 V中間軌，然后再經(jīng)調節以產(chǎn)生所需的各個(gè)電壓。該方案的成本較低，但由于采用兩級電源轉換，效率也較低。在以上兩種方案中，各穩壓器都必須獨立使能，因此，可能需要一個(gè)專(zhuān)用電源時(shí)序控制器來(lái)控制電源的時(shí)序。噪聲可能也是一個(gè)問(wèn)題，除非所有開(kāi)關(guān)穩壓器都能同步以降低拍頻。

圖3 (a) 分立穩壓器設計，(b) 備選分立穩壓器設計

將多個(gè)降壓調節器和LDO集成到單個(gè)封裝中，可顯著(zhù)縮小電源管理設計的總體尺寸。此外，與傳統分立方案相比，智能型集成解決方案具有許多優(yōu)勢。減少分立元件數目可大幅降低設計的成本、復雜度和制造成本。集成電源管理單元(PMU)ADP5050和ADP5052可在單個(gè)IC中實(shí)現所有這些電壓和功能，所用PCB面積和元件大幅減少。

為了最大程度地提高效率，去除預調節器級，各降壓調節器均直接從12 V電壓供電(類(lèi)似于圖3a)。降壓調節器1和2具有可編程電流限值(4 A、2.5 A或1.2 A)，因此電源設計師可以快速輕松地為新設計改變電流，大大縮短開(kāi)發(fā)時(shí)間。LDO可從1.7 V至5.5 V電源供電。在本例中，其中一個(gè)降壓調節器的1.8 V輸出為L(cháng)DO供電，提供低噪聲1 V電源軌用于噪聲敏感的模擬電路。

開(kāi)關(guān)頻率fSW由電阻RRT設置，范圍是250 kHz到1.4 MHz.靈活的開(kāi)關(guān)頻率范圍使得電源設計師可以?xún)?yōu)化設計，降低頻率以實(shí)現最高效率，或者提高頻率以實(shí)現最小的總體尺寸。圖4顯示了fSW 與 RRT之間的關(guān)系。RRT的值可通過(guò)下式計算：

RRT = (14822/fSW)1.081,R的單位為kΩ，f的單位為kHz.

圖4 開(kāi)關(guān)頻率與RRT的關(guān)系

某些設計中，兩者都很重要：對較高電流軌使用較低的開(kāi)關(guān)頻率以提供最高電源效率，對較低電流軌使用較高的開(kāi)關(guān)頻率以縮小電感尺寸和實(shí)現最小的PCB面積。ADP5050的主開(kāi)關(guān)頻率具有二分頻選項，能夠以?xún)煞N頻率工作，如圖5所示。降壓調節器1和3的開(kāi)關(guān)頻率可通過(guò)I2C端口設置為主開(kāi)關(guān)頻率的一半。

圖5 ADP5050對高電流軌使用低開(kāi)關(guān)頻率以提高效率，對低電流軌使用高開(kāi)關(guān)頻率以縮小電感尺寸

3 電源時(shí)序控制

如圖6所示，ADP5050和ADP5052通過(guò)四個(gè)特性來(lái)簡(jiǎn)化使用FPGA和處理器的應用的電源時(shí)序控制：精密使能輸入、可編程軟啟動(dòng)、電源良好輸出和有源輸出放電開(kāi)關(guān)。

3.1 精密使能輸入

每個(gè)穩壓器，包括LDO在內，都有一個(gè)帶0.8 V精密基準電壓的使能輸入(圖6-1)。當使能輸入的電壓大于0.8 V時(shí)，穩壓器使能;當該電壓小于0.725 V時(shí)，穩壓器禁用。內部1 MΩ下拉電阻可防止該引腳懸空時(shí)發(fā)生錯誤。利用精密使能閾值電壓，很容易控制器件內的電源時(shí)序，使用外部電源時(shí)也一樣。例如，降壓調節器1設置為5 V時(shí)，可以利用一個(gè)電阻分壓器來(lái)設置精確的4.0 V跳變點(diǎn)以使能降壓調節器2,依此類(lèi)推為所有輸出設置精確的上電時(shí)序。

3.2 可編程軟啟動(dòng)

軟啟動(dòng)電路以可控方式緩慢提高輸出電壓，從而限制浪涌電流。軟啟動(dòng)引腳連接到 VREG時(shí)，軟啟動(dòng)時(shí)間設置為2 ms;在軟啟動(dòng)引腳與 VREG和地之間連接一個(gè)電阻分壓器時(shí)，軟啟動(dòng)時(shí)間可提高至8 ms(圖6-2)。為了支持特定啟動(dòng)序列或具有大輸出電容的值，可能需要這種配置。軟啟動(dòng)的可配置能力和靈活性使大型復雜的FPGA以及處理器能以安全可控的方式上電。

圖6 ADP5050和ADP5052簡(jiǎn)化電源時(shí)序控制

3.3 電源良好輸出

當所選降壓調節器正常工作時(shí)，開(kāi)漏電源良好輸出(PWRGD)變?yōu)楦唠娖?圖6-3)。電源良好引腳可以將電源的狀況告知主機系統。默認情況下，PWRGD監控降壓調節器1上的輸出電壓，但也可以定制其它通道來(lái)控制PWRGD引腳。各通道的狀態(tài)(PWRGx位)可通過(guò)ADP5050上的I2C接口回讀。PWRGx位的邏輯高電平表示調節輸出電壓高于標稱(chēng)輸出的90.5%.當調節輸出電壓降至其標稱(chēng)輸出的87.2%以下并持續50 μs以上時(shí)，PWRGx位設為邏輯低電平。PWRGD輸出是內部未屏蔽PWRGx信號的邏輯和。內部PWRGx信號必須為高電平且持續至少1 ms,PWRGD引腳才能變?yōu)楦唠娖?如果任意PWRGx信號發(fā)生故障，則PWRGD引腳毫無(wú)延遲地變?yōu)榈碗娖??？刂芇WRGD的通道(通道1至通道4)由工廠(chǎng)熔絲指定，或通過(guò)I2C接口設置相應位來(lái)指定。

3.4 有源輸出放電開(kāi)關(guān)

每個(gè)降壓調節器均集成一個(gè)放電開(kāi)關(guān)，它連接在開(kāi)關(guān)節點(diǎn)與地之間(圖6-4)。當其相關(guān)調節器禁用時(shí)，開(kāi)關(guān)接通，有助于使輸出電容快速放電。對于通道1至通道4,放電開(kāi)關(guān)的典型電阻為250 Ω。當調節器禁用時(shí)，即使有大容性負載，有源放電開(kāi)關(guān)也會(huì )將輸出拉至地。這樣就能顯著(zhù)提高系統的穩定性，尤其是在周期供電時(shí)。圖7所示為典型的上電/關(guān)斷時(shí)序。

圖7 典型的上電/關(guān)斷時(shí)序

4 I2C 接口設計

I2C 接口實(shí)現了對兩個(gè)降壓調節器輸出(通道1和通道4)的高級監控和基本動(dòng)態(tài)電壓調整。

4.1輸入電壓監控

可以監控輸入電壓是否發(fā)生欠壓等故障。例如，將12 V電壓施加于輸入，I2C接口配置為：如果輸入電壓低于10.2 V,則觸發(fā)報警。專(zhuān)用引腳(nINT)上的信號告知系統處理器問(wèn)題已出現，并關(guān)斷系統以便采取糾正措施。具備監控輸入電壓的能力可提高系統可靠性。圖8顯示了可以設置哪些值來(lái)監控ADP5050的輸入電壓。

圖8 輸入欠壓檢測

4.2 結溫監控

可以監控結溫以判斷是否發(fā)生過(guò)溫等故障。如果結溫高于預設值(105°C、115°C或125°C)，nINT上就會(huì )產(chǎn)生報警信號。與熱關(guān)斷不同的是，此功能發(fā)送警告信號而不關(guān)斷器件。具備監控結溫并提醒系統處理器注意避免發(fā)生系統故障的能力可提高系統可靠性，如圖9所示。

圖9 結溫監控

4.3 動(dòng)態(tài)電壓調整

動(dòng)態(tài)電壓調整通過(guò)動(dòng)態(tài)降低低功耗模式下通道1和通道4的電源電壓來(lái)降低系統功耗，它也可以根據系統配置和負載動(dòng)態(tài)改變輸出電壓。此外，所有四個(gè)降壓調節器的輸出電壓均可通過(guò) I2C 接口設置，如圖10所示。

圖10 ADP5050輸出電壓選項

5 低噪聲特性

多個(gè)特性可降低電源產(chǎn)生的系統噪聲。

5.1 寬電阻可編程開(kāi)關(guān)頻率范圍

RT引腳上的電阻可在250 kHz至1.4 MHz的范圍內設置開(kāi)關(guān)頻率。電源設計師可靈活地設置開(kāi)關(guān)頻率以避免系統噪聲頻段。

5.2 壓調節器相移

降壓調節器的相移可通過(guò)I2C接口設置。默認情況下，通道1和通道2之間以及通道3和通道4之間的相移為180°，如圖11所示。反相操作的優(yōu)勢是輸入紋波電流和電源接地噪聲更低。

圖11 ADP5050/ADP5052的降壓調節器相移

圖12 降壓調節器的相移可通過(guò)I2C接口配置

5.3 時(shí)鐘同步

開(kāi)關(guān)頻率可通過(guò)SYNC/MODE引腳同步至250 kHz到1.4 MHz的外部時(shí)鐘