盤(pán)點(diǎn)那些電路設計的常見(jiàn)問(wèn)題

現象一：這板子的PCB設計要求不高，就用細一點(diǎn)的線(xiàn)，自動(dòng)布吧

　　點(diǎn)評：自動(dòng)布線(xiàn)必然要占用更大的PCB面積，同時(shí)產(chǎn)生比手動(dòng)布線(xiàn)好多倍的過(guò)孔，在批量很大的產(chǎn)品中，PCB廠(chǎng)家降價(jià)所考慮的因素除了商務(wù)因素外，就是線(xiàn)寬和過(guò)孔數量，它們分別影響到PCB的成品率和鉆頭的消耗數量，節約了供應商的成本，也就給降價(jià)找到了理由。

　　現象二：這些總線(xiàn)信號都用電阻拉一下，感覺(jué)放心些。

　　點(diǎn)評：信號需要上下拉的原因很多，但也不是個(gè)個(gè)都要拉。上下拉電阻拉一個(gè)單純的輸入信號，電流也就幾十微安以下，但拉一個(gè)被驅動(dòng)了的信號，其電流將達毫安級，現在的系統常常是地址數據各32位，可能還有244/245隔離后的總線(xiàn)及其它信號，幾瓦的功耗就耗在這些電阻上了。

　　現象三：CPU和FPGA的這些不用的I/O口怎么處理？先讓它空著(zhù)吧，以后再說(shuō)。

　　點(diǎn)評：不用的I/O口如果懸空的話(huà)，受外界的一點(diǎn)點(diǎn)干擾就可能成為反復振蕩的輸入信號了，而MOS器件的功耗基本取決于門(mén)電路的翻轉次數。如果把它上拉的話(huà)，每個(gè)引腳也會(huì )有微安級的電流，所以最好的辦法是設成輸出（當然外面不能接其它有驅動(dòng)的信號）

　　現象四：這款FPGA還剩這么多門(mén)用不完，可盡情發(fā)揮吧

　　點(diǎn)評：FPGA的功耗與被使用的觸發(fā)器數量及其翻轉次數成正比，所以同一型號的FPGA在不同電路不同時(shí)刻的功耗可能相差100倍。盡量減少高速翻越的觸發(fā)器數量是降低FPGA功耗的根本方法。

　　現象五：這些小芯片的功耗都很低，不用考慮

　　點(diǎn)評：對于內部不太復雜的芯片功耗是很難確定的，它主要由引腳上的電流確定，

　　現象六：既然是數字信號，邊沿當然是越陡越好

　　點(diǎn)評：邊沿越陡，其頻譜范圍就越寬，高頻部分的能量就越大；頻率越高的信號就越容易輻射（如微波電臺可做成手機，而長(cháng)波電臺很多國有都做不出來(lái)），也就越容易干擾別的信號，而自身在導線(xiàn)上的傳輸質(zhì)量卻變得越差，因此能用低速芯片的盡量使用低速芯片。