16位高速數模轉換器（DAC）的應用設計

為滿(mǎn)足現代航天高科技產(chǎn)業(yè)對高速高精度DAC芯片的需求，本文基于Mixed-Signal(混合信號)CMOS工藝技術(shù)，設計了一個(gè)采用分段式電流舵結構的16位400MSPS的D/A轉換器，論文第二節在理論分析和電路設計基礎上確定了該DAC的系統結構及工作原理，第三節給出了電路中采用的自校準技術(shù)及其設計實(shí)現，流片后電路的實(shí)測結果在第四節予以說(shuō)明，最后給出論文研究工作的簡(jiǎn)要總結。

16位400M DAC的系統構架

在目前常用的DAC結構中普遍采用的是電流輸出型DAC，這是因為電流輸出有著(zhù)速度快、電源利用率高、應用廣泛、輸出范圍寬等特點(diǎn)，使得該結構的DAC適合于高速高精度的設計要求。

要實(shí)現高速高分辨率的DAC，通常采用分段電流舵的結構，即溫度計碼和二進(jìn)制碼相結合的控制結構。溫度計碼具有優(yōu)良的單調性但其復雜度、面積和功耗會(huì )隨著(zhù)位數的增加而急劇增大，二進(jìn)制碼具有結構簡(jiǎn)單的特點(diǎn)但會(huì )影響DAC單調性和動(dòng)態(tài)性能，所以需要在面積、功耗、復雜度和性能之間進(jìn)行折衷。本論文所采用的分段電流舵DAC電路結構也是基于面積和電流源開(kāi)關(guān)布線(xiàn)復雜性與電路性能之間的考慮，我們首先利用MATLAB仿真工具仔細研究了溫度計碼和二進(jìn)制碼對整個(gè)電路系統性能的影響，并確定了整個(gè)DAC轉換器的分段比例，即在本論文所設計的DAC電路中采用了“7+4+5”的分段結構，其中高7位和中間4位分別采用單位電流源結構，而低5位則采用二進(jìn)制加權電流源結構。

圖1 16位400M DAC的功能結構框圖

圖1所示為基于上述分段電流舵而設計的16位400M DAC的系統構架框圖。該電路主要由LVDS模塊、行譯碼與列譯碼模塊、帶隙基準源模塊、校準模塊、偏置電路、時(shí)鐘分配驅動(dòng)模塊以及模擬開(kāi)關(guān)與電流源陣列等部分組成。

在圖1中，Bit15~Bit0首先通過(guò)LVDS接收器[3]轉化成標準的CMOS信號，然后將其中的高7位二進(jìn)制信號Bit15-Bit9通過(guò)譯碼器生成127路溫度計碼信號經(jīng)控制線(xiàn)去控制電流源;中間4位二進(jìn)制信號Bit8-Bit5則通過(guò)譯碼器生成15路溫度計碼信號去控制相應電流源陣列;低5位二進(jìn)制信號Bit4~Bit0則直接通過(guò)同步鎖存邏輯(DFF)去控制5個(gè)二進(jìn)制電流源。

帶隙基準源模塊為整個(gè)電路系統提供了一個(gè)幾乎與環(huán)境溫度和電源電壓無(wú)關(guān)的精準電壓源。為了更好地與外部數據進(jìn)行同步且確保轉換器具有16bit的精度，電路設計中還采用了電流校準模塊，利用電流校準模塊對高7位二進(jìn)制信號Bit15-Bit9所控制的127個(gè)單位電流源進(jìn)行必要的校準以確保其輸出電流的準確性。

如圖1所示，電路輸出電流的總量是由兩部分相加而成，即單位電流源和五個(gè)二進(jìn)制加權電流相加組成。若最低位電流源的輸出電流為ILSB，則第二、三、四、五位的輸出電流依次為：2ILSB、4ILSB、8ILSB、16ILSB，即每高一位的電流源輸出電流分別為低一位的2倍，因此整個(gè)DAC低五位的總電流輸出為31ILSB，而高7位所控制的127個(gè)電流源中的每個(gè)電流源的輸出電流由下式給出：

Iunit=512ILSB (1)

由此可得到該DAC能夠輸出的總電流為：

Itotal=ILSB+2ILSB+4ILSB+8ILSB+16ILSB+32ILSB+…+127×512ILSB=65535ILSB (2)

在圖1中，IoutA和IoutB分別為DAC的兩個(gè)互補電流輸出端，當輸入的16位數字碼全為0時(shí)，IoutA輸出為0，而互補端IoutB輸出為滿(mǎn)量程電流Itotal，當16位輸入數字碼全為1時(shí)，IoutA為滿(mǎn)量程輸出，而互補端IoutB輸出為0，通過(guò)公式(3)和(4)我們可以求出不同輸入數字碼時(shí)所對應的模擬電流輸出值。

IoutA=(DAC INPUT CODE/65536)×Itotal (3)

IoutB=(65535-DAC INPUT CODE/65536)×Itotal (4)

在上式中，DAC INPUT CODE=0~65535。ILSB和Iunit的大小通常由基準電壓源和電流輸出管的尺寸來(lái)共同決定。如果把DAC的電流輸出端接電阻負載，那么可以直接將電流轉換成電壓輸出，由式(5)和(6)可以得到互補端的電壓輸出值。

VOUTA=IoutA×RLOAD (5)

VOUTB=IoutB×RLOAD (6)

最后總的差分輸出電壓為：

VDIFF=(IoutA-IoutB)×RLOAD (7)

由式(7)可以看出，采用差分電流輸出時(shí)，當把差分變單端應用時(shí)，可使輸出信號的幅度增加一倍，同時(shí)差分輸出可提高DAC轉換速度和動(dòng)態(tài)特性。

校準電路設計

長(cháng)期以來(lái)，由于CMOS工藝中存在匹配誤差，完全依靠工藝本征匹配實(shí)現電流型CMOS DAC將很難超過(guò)10位精度，同時(shí)DAC的動(dòng)態(tài)特性也會(huì )隨著(zhù)時(shí)鐘頻率和信號頻率的增加而變差。

通過(guò)減小寄生電容、縮短建立時(shí)間仍是解決DAC電路中動(dòng)態(tài)特性最直接有效的方法。但是為了保證DAC靜態(tài)特性，減少梯度誤差和隨機失配就需要增大晶體管尺寸和復雜的布局，這樣就會(huì )增大寄生電容和電阻，在提高靜態(tài)特性的同時(shí)會(huì )限制DAC采樣率和高頻性能。

為了能夠較好解決上述問(wèn)題，我們可以采用校準技術(shù)，既能在保證電路高精度的同時(shí)減小電流源矩陣在DAC中所占的面積，又緩解了電路對版圖和工藝的嚴格要求。因此，校準技術(shù)在保證DAC靜態(tài)特性的同時(shí)能有效提高動(dòng)態(tài)特性，同時(shí)還能降低電路對工藝、溫度的敏感性，保證DAC長(cháng)期穩定地工作。

圖2 自校準流程圖

本論文采用了一種新的適合高精度、高速度DAC電路的自校準技術(shù)。這種自校準技術(shù)能夠有效地校正各個(gè)電流源的失配，并降低對電流源輸出電阻的要求。圖2所示為我們采用的數字自校準方案的流程圖。從該流程圖中可見(jiàn)，在這個(gè)自校準的過(guò)程中，我們首先將待校準量與參考值進(jìn)行比較，比較后的結果經(jīng)一個(gè)ADC轉換后存儲到靜態(tài)數據存儲器(RAM)中,由此形成一個(gè)唯一對應的數字校準信號再送到一個(gè)校準的DAC中，最后完成待校準量的自校準。

圖3 自校準電路原理圖

圖3所示為實(shí)現上述自校準過(guò)程的電路原理圖，為了保證整個(gè)DAC電路具有16位的線(xiàn)性度，芯片設計中內置了132個(gè)用來(lái)校準電流源輸出線(xiàn)性度的DAC，它們分別是圖中的127路高7位電流源，1路低9位的總電流源和4路用于調整輸出增益的電流源，另外還有一路基準電流源。當進(jìn)行自校準時(shí)，開(kāi)關(guān)的行列選擇電路將每一路電流源按順序選通到比較器的輸入端和基準電流源進(jìn)行比較，比較后的結果經(jīng)數字邏輯處理后將6位數字信號輸入到相應的校準DAC的6個(gè)輸入端。每路電流源都有一個(gè)校準DAC與其唯一對應，當選擇相應電流源時(shí)也就對應選上了相應的校準DAC，選擇DAC也需要相應的行列選擇電路進(jìn)行按順序的選定。當一路電流源完成校準后，其唯一對應的校準DAC的6位數字值也已經(jīng)確定并存在了靜態(tài)存儲器中，也就是所需調整的電流量已經(jīng)加在了相應的電流源上。高7位中的每路電流源都有一個(gè)校準DAC來(lái)進(jìn)行輸出電流調整，低9位則是進(jìn)行整體的電流調整，高7位和低9位電流源輸出的電流經(jīng)校準DAC校準后通過(guò)模擬開(kāi)關(guān)陣列最終輸出到差分電流輸出端。另外還有4路電流源是用于設定整個(gè)電路輸出電流范圍的，這4路電流源經(jīng)相應的4個(gè)增益校準DAC校準后，其總輸出電流流過(guò)電阻RESET后可調整整個(gè)DAC的輸出電流增益。

圖4 自校準過(guò)程仿真波形圖圖4給出了上述自校準過(guò)程的仿真波形，從圖中的仿真結果我們可以看到，待校準電流源的輸出在不斷趨近基準電流源的輸出，并且這個(gè)過(guò)程在不斷地重復，直至所有的電流源均校準完畢為止。所有校準完畢的電流源最后經(jīng)電流源開(kāi)關(guān)陣列輸出到差分電流輸出端，這樣就完成了整個(gè)電流源的校準過(guò)程。通過(guò)上述自校準過(guò)程，既保證了整個(gè)電路輸出的線(xiàn)性度，同時(shí)也調整了電路輸出的增益誤差，優(yōu)化了輸出特性。

整體測試結果和電路概貌

基于0.25微米混合信號CMOS工藝技術(shù)，并采用上述自校準電路設計方案，我們完成了一個(gè)采用分段式電流舵結構的16位400MSPS的D/A轉換器芯片的版圖設計，如圖5所示，該電路芯片尺寸為4.9×4.9mm2，整個(gè)DAC電路一共有110個(gè)壓焊塊。目前該電路已經(jīng)成功完成工藝流片，電路測試評估板的實(shí)物照片如圖6所示。

圖5 DAC芯片的版圖示意圖

圖6 電路測試評估板

圖7 系統的SFDR結果圖(不帶校準)

圖8 系統的SFDR結果圖(帶校準)

對封裝后的DAC電路進(jìn)行的初步測試結果表明，該DAC電路工作正常。圖7為系統不帶校準的實(shí)測SFDR，圖8為系統帶校準后的實(shí)測SFDR?？梢?jiàn)經(jīng)過(guò)自校準后，電路的SFDR提升了十幾個(gè)dB，并且諧波也明顯減小。

表1 400MHz時(shí)鐘下，自校準后的轉換測試結果統計表

我們對該DAC芯片還進(jìn)行了其它各項指標的測試，電路在400MHz時(shí)鐘頻率下經(jīng)過(guò)自校準后的測試結果如下表1所示。由表中各項測試數據可見(jiàn)，該芯片的各項性能參數指標優(yōu)異，表明整個(gè)DAC芯片的性能良好。

結語(yǔ)

本文中的DAC電路采用分段式電流舵結構，其時(shí)鐘的采樣頻率為400MHz,分辨率為16Bit.電路設計中還采用了電流校準技術(shù)，既保證了DAC電路的高精度，也減小了梯度誤差的影響。實(shí)際流片后的測試結果表明，自校準技術(shù)的采用可使DAC電路的精度和性能得到大幅度的提升，芯片的輸出諧波也明顯減小。本DAC產(chǎn)品是我們在高速高精度DAC電路研制方面的一次嘗試，它的研制成功為我們今后研制開(kāi)發(fā)性能更加優(yōu)異的數模轉換器產(chǎn)品打下了良好的技術(shù)基礎。