寬帶數字下變頻器的FPGA實(shí)現

目前隨著(zhù)A/D變換越來(lái)越向射頻前端發(fā)展，高速采樣速率對后續的數字信號處理和整個(gè)系統的協(xié)調工作帶來(lái)了越來(lái)越大的壓力。為了解決高速采樣的大數據量與現有DSP器件處理能力之間很難匹配的問(wèn)題，設計了一種基于多相濾波的寬帶數字下變頻結構，將多相濾波下變頻的并行結構應用到數字下變頻器中，并在后續的混頻模塊中也采用并行混頻的方式來(lái)實(shí)現，提高了實(shí)時(shí)處理速度。從原理分析和FPGA板卡驗證兩方面對該設計方案進(jìn)行了驗證，均證明本文經(jīng)過(guò)多相濾波數字下變頻處理后的數據速率能滿(mǎn)足現有DSP器件處理能力的要求。

1 基于多相濾波的寬帶正交數字下變頻技術(shù)

1.1 帶通采樣定理

帶通采樣定理：設一個(gè)頻率帶限信號x(t)，其頻帶限制在(fL,fH)這一范圍，如果采樣頻率滿(mǎn)足fS滿(mǎn)足：

式中，n取能滿(mǎn)足fS≥2(fH-fL)=2B的最大正整數，則用fS進(jìn)行等間隔采樣所得到的信號采樣值x(nTS)能準確地確定原信號x(t)。顯然，當fL=0且fH=B時(shí)，選擇n=0，式(1)就是Nyquist低通采樣定理，它是帶通采樣的一種特殊情況。

在實(shí)際的數字接收機中，信號的帶寬B一般會(huì )遠小于信號的最高頻率，如果還是按照Nyquist采樣率來(lái)設計，ADC的采樣頻率會(huì )很高，以至于很難實(shí)現，或者后處理的速度也滿(mǎn)足不了要求。所以很自然地考慮用不丟失信息的帶通采樣定理實(shí)現。數字接收機輸入的中頻信號都是帶通信號，接收機數字化通常在中頻上進(jìn)行，所以各種電子裝備都可運用帶通采樣定理對模擬信號進(jìn)行采樣將其數字化。

1.2 正交數字下變頻

所謂數字混頻正交變換實(shí)際上就是先對模擬信號x(t)通過(guò)采樣器后形成數字序列x(n)，然后與2個(gè)正交本振序列cos(ω0n)和sin(ω0n)相乘，再通過(guò)數字低通濾波來(lái)實(shí)現。實(shí)現框圖如圖1所示。

圖1正交數字下變頻結構圖

經(jīng)過(guò)正交數字下變頻后，采樣率就可以降低了，因此低通濾波器后往往進(jìn)行抽取操作。

正交數字下變頻可以實(shí)現IQ支路的平衡，為實(shí)現嚴格正交，通常需要進(jìn)行IQ均衡處理，正交下變頻方法在頻率調制和相位調制應用中得到廣泛的應用。

1.3 抽取器的多相濾波

假設FIR數字濾波器的沖擊響應為h(n)，則其Z變換的定義為

將求和式展開(kāi)并重寫(xiě)為：

經(jīng)過(guò)合并后可以寫(xiě)為：

式(4)即為數字濾波器H(z)的多相濾波結構，并運用抽取器的等效關(guān)系，等效優(yōu)化以后的多相濾波器結構如圖2所示。

多相濾波的實(shí)質(zhì)可以看作按相位均分的關(guān)系把數字濾波器的轉移函數H(z)分解成若干個(gè)不同相位的組，形成多個(gè)分支，在每個(gè)分支上實(shí)現濾波。這樣做的目的就是用其分支上階數較少的濾波來(lái)實(shí)現原來(lái)階數很大的H(z)的濾波。這樣做的意義在于工程上易于實(shí)現，能高效地進(jìn)行實(shí)時(shí)信號的處理。2 FPGA實(shí)現設計

2.1 系統設計

天線(xiàn)接收的信號經(jīng)過(guò)射頻前端處理后，將信號混頻濾波降至中頻1000MHz，帶寬為200MHz。由于信號的帶寬為200MHz，可以考慮帶通采樣，將公式1中的n取值為2，計算出采樣率為800MHz。數字處理部分要求能將200MHz帶寬內任意100MHz帶寬信號變?yōu)榱阒蓄l，傳送給DSP進(jìn)行信號分析。

采樣器傳輸過(guò)來(lái)的數據是兩路DDR形式，首先對接收進(jìn)FPGA的采樣數據流進(jìn)行解DDR操作，變成了4路200MHz數據流。

2.2 一次變頻

高采樣率的數據流在FPGA內運算相當消耗資源，所以對于寬帶信號的FPGA處理來(lái)說(shuō)，如果能降低運算量，那將是非常有意義的。

考慮到用800MHz采樣率采一個(gè)中頻為1000MHz的信號，相當于信號數字頻率為200MHz。如果首先將這個(gè)信號的中頻搬移到零頻，那么數字低通濾波器的設計帶寬就是信號帶寬的一半，這樣就可以將采樣率降低一半再進(jìn)行后續處理。

對于800MHz的采樣率來(lái)產(chǎn)生一個(gè)200MHz的下變頻的本振信號，一個(gè)周期剛好采4個(gè)數據點(diǎn)，可以采用一種特殊相位關(guān)系的DDS序列，余弦序列值分別取1、0、-1和0，正弦序列值分別取0、1、0和-1，那么這個(gè)下變頻就變得十分簡(jiǎn)單明了，對于取0的支路來(lái)說(shuō)，后續就不需要計算了;對于取1的支路，相當于數據延遲一拍;對于取-1的支路，就相當于數據取反后加1的操作。這種特殊相位關(guān)系的下變頻處理幾乎不消耗FPGA內部資源，而且不引入變頻后產(chǎn)生的雜散。

2.3 多相濾波的FPGA實(shí)現

考慮到在實(shí)現規模較大電路的資源消耗和系統的穩定性因素，穩妥起見(jiàn)將一次變頻后的4路200MHz數據分解為8路100MHz進(jìn)行后續處理，實(shí)際上經(jīng)過(guò)一次變頻后的IQ數據里面有一半都是零，這些支路后續的濾波處理就不需要計算了，節省一半資源。

8路子數據流為X0、X1、X2、X3、X4、X5、X6和X7，對濾波器轉移函數日進(jìn)行分解，經(jīng)過(guò)八相分解后的子濾波器分別為H0、H1、H2、H3、H4、H5、H6和H7，通過(guò)分解可以得到輸出信號與輸入信號之間的關(guān)系表達式：

因為多相濾波后信號頻譜寬度減少一半，可以對數據進(jìn)行兩倍抽取操作，所以數據選擇其中一半的多相子數據支路即可，又節省了一半資源。這里選擇偶數支路的輸出Y1、Y3、Y5、Y7并考慮到一次變頻本振DDS余弦序列的偶數值為0，正弦序列的奇數值為0，經(jīng)過(guò)化簡(jiǎn)后的同相支路的多相表達式為：

經(jīng)過(guò)化簡(jiǎn)后的正交支路的多相表達式為：

2.4 二次變頻

如果要處理的信號是200MHz帶寬中心的100MHz帶寬的話(huà)，則經(jīng)過(guò)一次變頻和多相濾波后的信號就能滿(mǎn)足要求，如果后續處理信號的帶寬包含兩邊的各50MHz的信號的話(huà)，就必須再加上第二級的數字變頻操作才能滿(mǎn)足系統的要求，經(jīng)過(guò)多相濾波后的數據流是4路100MHz的正交數據。在這里，二次變頻DDS本振的輸出表現形式也是4路并行的正交載波數據，只需要將4個(gè)支路的子數據流與4個(gè)支路的復載波進(jìn)行復乘即可。在FPGA的實(shí)現過(guò)程中，分別例化4個(gè)相位的DDS本振核，然后寫(xiě)入相同的相位累加字和不同的初始相位值就完成了對多相復本振IP核的配置。

3 試驗仿真與工程驗證

本系統的FPGA程序開(kāi)發(fā)使用了XILINX公司的ISE12.4硬件開(kāi)發(fā)工具。FPGA選擇V6系列的V6SX315T芯片。系統采用VHDL語(yǔ)言編程的方式實(shí)現。

系統采樣率為800MHz，輸入AD采樣器的模擬信號中頻為1000MHz，帶寬200MHz。原型低通濾波器設計采用Matlab輔助設計，選擇濾波器設計工具，濾波器歸一化通帶為0.25，阻帶為0.42，階數為48階，帶外抑制為60dB。以下用一個(gè)單音信號驗證功能。信號頻點(diǎn)為960MHz，經(jīng)過(guò)一次變頻后和頻信號為1160MHz，差頻信號為760MHz，其所對應的數字頻率分別為360MHz和40MHz，其中選擇差頻40MHz為所保留信號，如圖3所示差頻與和頻有60dB的濾波器抑制，通過(guò)多相DDS將頻譜再向上搬移20MHz，則所保留信號的頻率為60MHz，兩次變頻后的結果如圖3所示。

圖3兩次變頻后的信號頻譜

如果采用傳統的多相濾波結構實(shí)現寬帶數字下變頻結構，8個(gè)濾波支路都要進(jìn)行計算，那么乘法器將多消耗一倍為768個(gè)DSP48E。采用本文所介紹的方法消耗384個(gè)DSP48E，FPGA內部資源量可以大量節省。

4 結束語(yǔ)

介紹了一種基于FPGA設計的寬帶數字正交下變頻器的實(shí)現方法，經(jīng)實(shí)際上板測試證明，FPGA電路運行狀態(tài)穩定可靠。介紹了帶通采樣定理和正交數字下變頻原理，從理論上推導了抽取器的多相濾波的數學(xué)模型，結合FPGA的實(shí)現特點(diǎn)，運用兩次變頻和一次多相濾波的方式，完成了寬帶頻譜的搬移，采用并行處理的方式提高了處理的實(shí)時(shí)性，通過(guò)多相濾波的高效結構減少了運算量，節省了大量的FPGA資源，降低了板卡的功耗，具有較強的工程可實(shí)現性。