S3C2440 CPU默認的工作主頻為12MHz或16.9344MHz，在我的2440的開(kāi)發(fā)板上上使用的是12MHZ,這里使用最多的也是12M。使用PLL電路可以產(chǎn)生更高的主頻供CPU及外圍器件使用。
本文引用地址：http://dyxdggzs.com/article/201611/321546.htm S3C2440有兩個(gè)PLL：MPLL和UPLL，UPLL專(zhuān)用與USB設備。MPLL用于CPU及其他外圍器件。
通過(guò)MPLL會(huì )產(chǎn)生三個(gè)部分的時(shí)鐘頻率：FCLK、HCLK、PLCK。FCLK用于CPU核，HCLK用于A(yíng)HB總線(xiàn)的設備(比如SDRAM)，PCLK用于A(yíng)PB總線(xiàn)的設備(比如UART)。
設置S3c2440的時(shí)鐘頻率就是設置MPLL的幾個(gè)寄存器：
1、LOCKTIME：設為0x00ffffff
MPLL啟動(dòng)后需要等待一段時(shí)間(Lock Time)，使得其輸出穩定。位[23:12]用于UPLL，位 [11:0] 用于MPLL。使用確省值0x00ffffff即可。
2、CLKDIVN：用來(lái)設置FCLK:HCLK:PCLK的比例關(guān)系，默認為1:1:1
這里值設為0x05(HDIVN=2,PDIVN=1)，即FCLK:HCLK:PCLK=1:4:
3、MPLLCON：設為(0x7f << 12)|(0x02 << 4)|(0x01)，即0x7f0021
對于MPLLCON寄存器，[19:12]為MDIV，[9:4]為PDIV，[1:0]為SDIV。有如下計算公式：
MPLL(FCLK) = (2 * m * Fin)/(p * 2^s)
m=(MDIV+8), p=(PDIV+2), s=SDIVFin即默認輸入的時(shí)鐘頻率12MHz。MPLLCON設為0x7f0021，可以計算出FCLK=400MHz，再由CLKDIVN的設置可知：HCLK=100MHz，PCLK=50MHz。
例子：
rMPLLCON=(0x5c<<12)|(1<<4)|1; //總頻Fclk設置為400M
// MPLL(FCLK) = (2 * m * Fin)/(p * 2^s)
// m=(MDIV+8), p=(PDIV+2), s=SDIV
//MPLLCON寄存器，[19:12]為MDIV，[9:4]PDIV，[1:0]為SDIV
rCLKDIVN=0x05; //分頻因子設置
//(HDIVN=2, PDIVN=1)，即FCLK:HCLK:PCLK=1:4:8
//HCLK=100M ; PCLK=50M
cal_cpu_bus_clk(); //??????
加入技術(shù)交流群
評論