s3c2440的FCLK、HCLK、PCLK

在對系統時(shí)鐘進(jìn)行提速之前，讓我們先來(lái)了解下S3C2440上的工作時(shí)鐘頻率，FCLK，HCLK，PCLK，其中FCLK主要為ARM920T內核提供工作頻率，如圖2-44所示：

圖2-44 ARM920T內核結構

HCLK主要為S3C2440 AHB總線(xiàn)（Advanced High performance Bus）上掛接硬件提供工作頻率，AHB總線(xiàn)主要掛接有內存，NAND，LCD控制器等硬件，如圖2-45所示：

圖2-45 S3C2440 AHB總線(xiàn)上掛接硬件

PCLK主要為APB總線(xiàn)提供工作頻率，由圖2-46所示，APB總線(xiàn)主要掛接UART串口，Watchdog等硬件控制器。

圖2-46 S3C2440 APB總線(xiàn)掛接硬件

也就是說(shuō)，對于一些需要時(shí)鐘工作的硬件，如果切斷其時(shí)鐘源 ，就不會(huì )再工作，從而達到降低功耗的目的，這也是便攜嵌入式設備里的一個(gè)特點(diǎn)。

時(shí)鐘源：為了減少外界環(huán)境對開(kāi)發(fā)板電磁干擾，降低制作成本，通常開(kāi)發(fā)板的外部晶振時(shí)鐘頻率都很低，MINI2440開(kāi)發(fā)板由12MHz的晶振來(lái)提供時(shí)鐘源，要想讓CPU運行在更高的頻率就要通過(guò)時(shí)鐘控制邏輯單元PLL（鎖相環(huán)）來(lái)提高主頻。

S3C2440里有兩個(gè)PLL：MPLL和UPLL，MPLL用來(lái)產(chǎn)生FCLK，HCLK，PCLK的高頻工作時(shí)鐘，UPLL用來(lái)為USB提供工作頻率。

圖2-47系統時(shí)鐘初始化時(shí)序

開(kāi)發(fā)板上電后，晶振OSC開(kāi)始提供晶振時(shí)鐘，由于系統剛剛上電，電壓信號等都還不穩定，這時(shí)復位信號（nRESET）拉低，這時(shí)MPLL雖然默認啟動(dòng)，但是如果不向MPLLCON中寫(xiě)入值，那么外部晶振則直接作為系統時(shí)鐘FCLK，過(guò)幾毫秒后，復位信號上拉，CPU開(kāi)始取指運行，這時(shí)可以通過(guò)代碼設置啟動(dòng)MPLL，MPLL啟動(dòng)需要一定鎖定時(shí)間（LockTime），這是因為MPLL輸出頻率還沒(méi)有穩定，在這期間FCLK都停止輸出，CPU停止工作，過(guò)了LockTime后時(shí)鐘穩定輸出，CPU工作在新設置的頻率下，這時(shí)可以通過(guò)設置FCLK，HCLK和PCLK三者的頻率比例來(lái)產(chǎn)生不同總線(xiàn)上需要的不同頻率，下面詳細介紹開(kāi)啟MPLL的過(guò)程：

l 設置LockTime變頻鎖定時(shí)間

l 設置FCLK與晶振輸入頻率（Fin）的倍數

l 設置FCLK，HCLK，PCLK三者之間的比例

LockTime變頻鎖定時(shí)間由LOCKTIME寄存器（見(jiàn)下表）來(lái)設置，由于變頻后開(kāi)發(fā)板所有依賴(lài)時(shí)鐘工作的硬件都需要一小段調整時(shí)間，該時(shí)間計數通過(guò)設置LOCKTIME寄存器[31:16]來(lái)設置UPLL（USB時(shí)鐘鎖相環(huán)）調整時(shí)間，通過(guò)設置LOCKTIME寄存器 [15:0]設置MPLL調整時(shí)間，這兩個(gè)調整時(shí)間數值一般用其默認值即可。

表2-8變頻鎖定時(shí)間寄存器(LOCKTIME)

FCLK與Fin的倍數通過(guò)MPLLCON寄存器設置，三者之前有以下關(guān)系：

MPLL(FCLK) = (2*m*Fin)/(p*2^s)

其中：m = MDIV + 8, p = PDIV + 2, s = SDIV

當設置完MPLL之后，就會(huì )自動(dòng)進(jìn)入LockTime變頻鎖定期間，LockTime之后，MPLL輸出穩定時(shí)鐘頻率。

表2-9 MPLL配置寄存器(MPLLCON)

通過(guò)上述算法比較難以找到合適的PLL值，下表給出了官方推薦的一些MPLL參考設置：

表2-10 官方推薦MPLL

FCLK，HCLK，PCLK三者之間的比例通過(guò)CLKDIVN寄存器進(jìn)行設置，S3C2440時(shí)鐘設置時(shí)，還要額外設置CAMDIVN寄存器，如下表，HCLK4_HALF，HCLK3_HALF分別與CAMDIVN[9:8]對應，下表列出了各種時(shí)鐘比例：

表2-11 FCLK HCLK PCLK設置比例

如果HDIV設置為非0，CPU的總線(xiàn)模式要進(jìn)行改變，默認情況下FCLK = HCLK，CPU工作在fast bus mode快速總線(xiàn)模式下，HDIV設置為非0后， FCLK與HCLK不再相等，要將CPU改為asynchronous bus mod異步總線(xiàn)模式，可以通過(guò)下面的嵌入匯編代碼實(shí)現：

__asm{

mrc p15, 0, r1, c1, c0, 0 /* 讀取CP15 C1寄存器 */

orr r1, r1, #0xc0000000 /* 設置CPU總線(xiàn)模式 */

mcr p15, 0, r1, c1, c0, 0 /* 寫(xiě)回CP15 C1寄存器 */

}

關(guān)于mrc與mcr指令，請查看MMU與內存保護的實(shí)現章節。

表2-12時(shí)鐘分頻器控制寄存器（CLKDIVN）

表2-13攝像頭時(shí)鐘分頻控制寄存器（CAMDIVN）