S3C2443時(shí)鐘管理

1.MPLL和EPLL時(shí)鐘源的選擇

從上圖可知主要的時(shí)鐘源來(lái)之外部晶振(XTI)或者外部時(shí)鐘(EXTCLK)，時(shí)鐘產(chǎn)生器由MPLL和EPLL組成，這兩個(gè)PLL的作用是可以產(chǎn)生S3C2443所需要的高頻時(shí)鐘信號。由OM[0]來(lái)決定MPLL是選擇XTI還是EXTCLK來(lái)作為時(shí)鐘源，而OM[0]是由硬件設計來(lái)確定，下圖是我們項目OM[0]的設計部分：

在此設計中，OM[0]=1，根據下表

可知MPLL的時(shí)鐘源是由XTI提供，如下圖所示：

由上面左圖可知EXTCLK是通過(guò)0R的電阻直接接地的，所以EPLL只能選擇XTI來(lái)作為EPLL的時(shí)鐘源的，再根據下圖：

我們可知，CLKSRC[8]=0，CLKSRC[7]=X，這里X可以是0或者1，這是需要在startup.s中做相應的設置的。

2.PLL(phase-locked-loop)

S3C2443的PLL主要由PFD(phase difference detector，相位差檢測器)、charge pump(電荷泵)、VCO(voltage controlled oscillator壓控振蕩器)和off-chip loop filter(外部環(huán)路濾波器)。

PFD：又稱(chēng)為相比比較器，它的作用是檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號轉換為電壓信號輸出。

Charge pump：電荷泵轉變PFD的電壓輸出信號成一定比例的電壓值發(fā)送給VCO和off-chip loop filter。

Off-chip loop filter：PFD輸出的電壓信號，進(jìn)入charge pump后，可能會(huì )有高頻雜波，通過(guò)Off-chip loop filter 可以輸出VCO需要一個(gè)穩定的電壓，在這里，Off-chip loop filter采用典型的RC低通濾波。

VCO：輸出電壓進(jìn)入VCO，引起振蕩器 頻率的變化，壓控振蕩器的輸出頻率隨其輸入電壓的改變而改變，當Fref和Fvco沒(méi)有差別的時(shí)候，電壓就會(huì )保持穩定下來(lái)，PFD就停止輸出電壓信號給charge pump，這樣PLL系統時(shí)鐘就穩定了。

3.改變PLL設置

S3C2443在平常的工作模式中，我們可以通過(guò)來(lái)寫(xiě)PMS的值來(lái)改變PLL的輸出頻率，當我們通過(guò)軟件來(lái)寫(xiě)PMS的值時(shí)，PLL的鎖存(lock time)被自動(dòng)插入，在這個(gè)lock time期間，PLL是沒(méi)有產(chǎn)生有效的時(shí)間給S3C2443的，在lock time過(guò)后，PLL才產(chǎn)生有效和穩定的clock給SYSCLK，見(jiàn)下圖。

PMS分別指的是PDIV、MDIV和SDIV，而PDIV是值PLL main divider value，MDIV是指PLL pre-divider value，SDIV是指PLL post-divider value，控制MPLL和EPLL時(shí)鐘的寄存器MPLLCON和EPLLCON否有這幾個(gè)值的定義。

4.系統時(shí)鐘控制

由下圖可知ARMCLK是ARM920T的內核時(shí)鐘，也是S3C2443的CPU時(shí)鐘；HCLK是內部AHB bus和比如是內存控制器、中斷控制器、LCD控制器等外圍設備的基準時(shí)鐘；PCLK是內部APB bus和比如是WDT、IIS、I2C等外圍設備的基準時(shí)鐘；DDRCLK是MDDR內存的data strobe時(shí)鐘。

4.1 MPLL的時(shí)鐘控制

從上圖可知，MSysClk是ARMCLK、HCLK、PCLK、DDRCLK這些時(shí)鐘的基準時(shí)鐘，而ARMCLK、HCLK、PCLK、DDRCLK這些時(shí)鐘到底有什么關(guān)系呢，通過(guò)對CLKDIVO控制寄存器的設置可以得到它們之間不同的比值關(guān)系，見(jiàn)下表

4.2 EPLL的時(shí)鐘控制

從上圖可知EPLL的時(shí)鐘ESYSCLK被用作不同的外圍控制器提供基準時(shí)鐘，通過(guò)divider的分頻可以得到不同外圍控制所需要的時(shí)鐘，而這個(gè)分頻值是通過(guò)對CLKDIV1寄存器的配置來(lái)實(shí)現的，也可以通過(guò)編程SCLKCON寄存器來(lái)關(guān)閉或者開(kāi)啟不同外圍控制器的時(shí)鐘。

在stop和sleep模式，EPLL將被自動(dòng)關(guān)閉，在退出stop和sleep模式的時(shí)候，如果SCLKCON寄存器中相關(guān)位被使能的情況下，那么EPLL將為使能的外圍控制器產(chǎn)生時(shí)鐘。

5. 上電復位PLL時(shí)鐘的啟動(dòng)流

在電壓源提供所需要的電壓給系統上電復位后，晶體振蕩器在幾毫秒之內起振，剛開(kāi)始的時(shí)候MPLL和EPLL都是停止的。當nRESET在晶振時(shí)鐘穩定后釋放(由低電平變?yōu)楦唠娖?，PLL開(kāi)始是使用PLL的輸入時(shí)鐘Fin作為SYSCLK時(shí)鐘的，系統上電復位后，必須通過(guò)軟件來(lái)配置MPLLCON和EPLLCON使用每個(gè)PLL，也即通過(guò)寫(xiě)MPLLCON和EPLLCON的PDIV、MDIV和SDIV值，接著(zhù)會(huì )自動(dòng)插入PLL的lock time，lock time之后，PLL的輸出時(shí)鐘Fout就是作為SYSCLK時(shí)鐘來(lái)使用了，這些動(dòng)作一般是在startup.s函數中初始化的，見(jiàn)下圖