JESD204B 串行接口時(shí)鐘需要及其實(shí)現

摘要

隨著(zhù)數模轉換器的轉換速率越來(lái)越高，JESD204B 串行接口已經(jīng)越來(lái)越多地廣泛用在數模轉換器上，其對器件時(shí)鐘和同步時(shí)鐘之間的時(shí)序關(guān)系有著(zhù)嚴格需求。本文就重點(diǎn)講解了JESD204B 數模轉換器的時(shí)鐘規范，以及利用TI 公司的芯片實(shí)現其時(shí)序要求。

1. JESD204B 介紹
1.1 JESD204B 規范及其優(yōu)勢

JESD204 是基于SerDes 的串行接口標準，主要用于數模轉換器和邏輯器件之間的數據傳輸，其最早的版本是JESD204A, 現在是JESD204Bsubclass0, subclass1, subclass2。區別主要在于其對同步和鏈路間固定時(shí)差的測量。目前市場(chǎng)上比較多地數模轉換器接口是JESD204B subclass1。其最大傳輸速率可達12.5Gbps,支持多鏈路和多器件的同步以及固定時(shí)差的測量。下表是各版本之間的差異：

在JESD204 接口出現以前，數模轉換器的數字接口絕大多數是差分LVDS 的接口，這就造成了布板的困難，當PCB 的密度很大的時(shí)候就需要增加板層從而造成印制板的成本上升。而JESD204B 接口是串行接口，能有效減少數據輸出的差分對，能最大限度的簡(jiǎn)化Layout。因此JESD204B 是高密度板不可或缺的接口。但因其需要進(jìn)行嚴格的同步和以及時(shí)延的測量，與之接口的邏輯會(huì )比LVDS 接口復雜很多，幸運的是現在邏輯廠(chǎng)商都集成了專(zhuān)用的JESD204IPCore 在他們的軟件里，從而簡(jiǎn)化了邏輯的設計。

1.2 JESD204B 時(shí)鐘的需求

盡管JESD204B 也有不同的版本，但越來(lái)越多的廠(chǎng)商選擇Subclass1,因此市面上絕大多數的數模轉換器都是基于這個(gè)版本設計的。本文就以JESD204B subclass1 來(lái)討論時(shí)鐘的時(shí)序需要以及TI 時(shí)鐘芯片方案的實(shí)現。任何一個(gè)串行協(xié)議都離不開(kāi)幀和同步，JESD204B 也不例外，也需要收發(fā)雙方有相同的幀結構，然后以一種方式來(lái)同步，即辨別起始。JESD204B是以時(shí)鐘信號的沿來(lái)辨別同步的開(kāi)始，以及通過(guò)一定的握手信號使得收發(fā)雙方能夠正確識別幀的長(cháng)度和邊界，因此時(shí)鐘信號及其時(shí)序關(guān)系對于JESD204B 就顯得極其重要。下圖是典型的JESD204B 系統的系統連接，Device Clock 是器件工作的主時(shí)鐘，一般在數模轉換器里為

其采樣時(shí)鐘或者整數倍頻的時(shí)鐘，其協(xié)議本身的幀和多幀的時(shí)鐘也是基于Device Clock。SYSREF 是用于指示不同轉換器或者邏輯的Device Clock 的沿，或者不同器件間Deterministic latency 的參考。如下圖所示，Device Clock 和SYSREF 必須滿(mǎn)足的時(shí)序關(guān)系。 SYSREF 的第一個(gè)上升沿要非常容易的能被Device Clock 捕捉到，這樣就需要SYSREF和Device Clock 滿(mǎn)足上圖的時(shí)序關(guān)系。通常會(huì )因為PCB 的線(xiàn)長(cháng)以及時(shí)鐘器件不同通道輸出時(shí)的Skew，會(huì )帶來(lái)一定的誤差， Device Clock 的上升沿不一定正好在SYSREF 的脈沖的正中間，工程上只要在一定范圍內就能保證JESD204 收發(fā)正常工作。

2．JESD204B 時(shí)鐘的實(shí)現
2.1 專(zhuān)用的JESD204B 時(shí)鐘芯片

LMK04820 系列的時(shí)鐘芯片是一款專(zhuān)用的JESD204B 時(shí)鐘芯片，Device Clock 和SYSREF是成對輸出的，其輸出的時(shí)序滿(mǎn)足其時(shí)序要求，應用較為簡(jiǎn)單，但當用戶(hù)需要連續模式的SYSREF 時(shí)，會(huì )引起一定串擾如下圖所示(983.04MDevclk and 7.68MSysREF)，可能會(huì )造成數模轉換器的性能下降。當然SYSREF 工作在脈沖模式，LMK04820 是一個(gè)完美選擇。如果板上JESD204B 時(shí)鐘路數較多，LMK04820 的輸出不能滿(mǎn)足要求，可以用LMK1802 擴展得到更多的時(shí)鐘輸出。

2.2 通用的LVDS 時(shí)鐘芯片

在某些應用中客戶(hù)的系統上既有JESD204B 的數模轉換器，也有LVDS 接口的數模轉換器，或者客戶(hù)需要用到連續模式的SYSREF，這時(shí)LMK04800 系列的時(shí)鐘芯片是理想選擇。LMK04800 是帶有輸出延時(shí)調整的去抖芯片，我們調整其輸出的延時(shí)，使得兩路不同通道的輸出的時(shí)序滿(mǎn)足JESD204B 時(shí)序的要求，分別作為Device Clock 和 SYSREF。因此延時(shí)調整是LVDS 時(shí)鐘芯片實(shí)現JESD204B 時(shí)鐘的核心。

LMK04800 的輸出有數字延時(shí)和模擬延時(shí)，在多數應用時(shí)數字延時(shí)的調整精度已經(jīng)能滿(mǎn)足了，因此不推薦模擬延時(shí)調整，另外模擬延時(shí)會(huì )帶來(lái)輸出時(shí)鐘噪底的惡化，一般會(huì )惡化3-5db。數字延時(shí)的精度取決于第二級集成VCO

如果VCO_DIV 沒(méi)有用或者用外部的VCO，則分子必須等于1 。當延時(shí)設置完成后，必須有同步事件才能使得設置生效，同步可以通過(guò)寄存器，硬件管腳去觸發(fā)。當明白了數字延時(shí)的調整精度，再結合PCB 傳輸延時(shí)就可以計算出最大的調整誤差。如果Device Clock 是1GHz,而此時(shí)VCO 的頻率是3GHz,則根據上面公式調整精度是167ps,另外我們需要考慮到器件不同輸出通道的Skew，這里假設±30ps, 另外還需要考慮到SYSREF和Device Clock 的PCB 長(cháng)度不等長(cháng)，這里假設0.5cm，約±30ps,則我們可以得到SYSREF 可調整的窗口：

圖中400ps 是LMK04800 LVDS 的輸出的上升沿和下降沿所用時(shí)間(上升沿和下降沿都是200ps)。 圖中我們可以根據以上的條件計算得到調整精度是167ps, Device Clock 的周期是1000ps,則可調整的窗口為1000-400-120=480ps,即為紅色的的影映區域，當SYSREF 的上升沿在紅色的區域調整時(shí)，Device clock 可以容易的檢測到SYSREF 的上升沿,否則需要等到下一個(gè)Device clock 周期才能檢測到SYSREF 上升沿。

3 結論及其測試驗證
相比LMK04828，我們用LMK04800 和LMK01010 產(chǎn)生JESD204B 的時(shí)鐘，既能滿(mǎn)足全是JESD204B 的器件的要求，也能很好的用在有LVDS 接口需要的系統中。另外LMK04800是一款非常成熟的具有高延時(shí)精度的時(shí)鐘芯片，其性能被用戶(hù)廣泛接受，同時(shí)在某些需要用延時(shí)調整去適應DPD 算法的應用中也能很好提供完美時(shí)鐘解決方案。如下圖所示，這是通過(guò)調整LMK04800 的輸出延時(shí)，用示波器采集的JESD204B 的時(shí)鐘，其時(shí)序能很好的滿(mǎn)足其標準。