2．5 Gbps收發(fā)器中1：2解復用電路的設計

摘要：在2.5 Gbps高速串行收發(fā)系統接收端中1到2解復用電路位對于降低群斯ぷ魎俁齲減輕設計壓力，提高電路穩定性起著(zhù)關(guān)鍵作用。本文描述了基于電流模式邏輯的解復用電路工作原理，按照全定制設計流程采用SMIC0.18um混合信號工藝完成了高速差分數據的1到2解復用，并采用SpectreVerilog進(jìn)行了數模混合仿真，結果表明該電路在2.5Gbps收發(fā)器電路中可以穩定可靠地工作。

高速通信系統已經(jīng)在世界范圍內進(jìn)入大規模建設階段，大量的信息交互促進(jìn)了通信和計算機技術(shù)的迅猛發(fā)展，高速干線(xiàn)系統作為信息高速公路的主干，研究設計其所采用的高速芯片勢在必行。數據的傳輸方式，由于并行信號彼此之間的耦合與串擾限制了其工作速度和傳輸距離，而串行方式節約傳輸媒介，降低了系統互連的復雜性，傳輸速率更高、距離更遠，已在芯片之間、處理器與外設之間、高速硬盤(pán)接口、背板連接等領(lǐng)域廣泛應用。

為了克服時(shí)鐘的最大翻轉頻率受到工藝限制的缺點(diǎn)，簡(jiǎn)化電路設計的復雜度以及時(shí)鐘分布的難度，實(shí)現更高的速率，同時(shí)盡量降低系統功耗，半速率電路結構逐步取代全速率結構。本文根據2.5Gbps高速串行收發(fā)器的工作實(shí)際，為降低后續電路設計難度，采用工作速率較高的電流模式邏輯(Current Mode Logic，CML)設計了雙環(huán)時(shí)鐘數據恢復電路中的前端1：2解復用電路，采用SMIC0.18 um模擬混合信號工藝實(shí)現并基于SpectraVerilog進(jìn)行數模混合仿真，結果顯示電路可以正常工作，符合預期要求。

1 解復用電路單元

解復用電路把一路高速信號還原為若干路低速信號，常用結構包括串行、并行、樹(shù)形以及上述3種結構的組合形式。串行解復用電路結構簡(jiǎn)單，時(shí)序關(guān)系清楚，可以實(shí)現任意1：N的解復用功能，但所有觸發(fā)器工作在輸入時(shí)鐘頻率上，其工作速度會(huì )制約電路的速度，因此串行結構對觸發(fā)器設計和工藝的要求較高，而提高觸發(fā)器速率會(huì )帶來(lái)芯片功耗增加、電平擺幅減小，噪聲容限變小等問(wèn)題，因此常用于低速系統中;并行結構中觸發(fā)器工作在輸出數據速率上，對觸發(fā)器速率要求小，因此功耗較低、設計簡(jiǎn)單，兼顧了速度與功耗，是1：2解復用電路的理想結構，但對于1：N解復用而言，N個(gè)并行連接的觸發(fā)器對前級電路構成很大的電容負載，是速率提升變得困難;樹(shù)形解復用電路充分利用1：2并行解復用電路的優(yōu)點(diǎn)，使整個(gè)電路較前兩種結構有高速低功耗的優(yōu)點(diǎn)。

對于采用半速率結構的高速串行收發(fā)器而言，整個(gè)電路性能主要受前端1：2解復用電路的限制，同時(shí)考慮到為了增強信號可靠性，待處理的輸入數據為差分數據，本文設計的1：2解復用電路采用類(lèi)并行結構，如圖1所示，上下兩個(gè)電路為采用電流模式邏輯結構的解復用電路單元，輸入為差分數據和互補時(shí)鐘。

電流模式邏輯電路相比傳統的CMOS電路可以在更低的信號擺幅情況下工作在更高的頻率?；贑ML的解復用電路單元原理圖如圖2所示，其工作原理可以描述為：NMOS管N1L可以看做開(kāi)關(guān)使用，在時(shí)鐘CKP為低電子期間截止，由N2L、N3L、P1L和P2L構成的輸入級處于保持模式，N4L和N5L的漏極被充電到高電平;在時(shí)鐘CKP為高電平期間導通，輸入級處于透明狀態(tài)，電路接收差分輸入數據Din_P和Din_N。電路中由P4L和P6L構成的正反饋電路對前級起到鎖存作用，可以加速輸出數據的翻轉，提高轉換速率;左下角的8個(gè)晶體管構成平衡負載電路，可以保證N4L和N5L輸出線(xiàn)上的負載對稱(chēng)。輸入數據在時(shí)鐘信號控制下送到輸出Dout，輸出數據與輸入數據反相。

對圖1所示的解復用模塊進(jìn)行仿真，輸入為由互補的PWL分段線(xiàn)性源指定的位周期為400 ps的差分數據，采用周期T=800 ps，上升時(shí)間和下降時(shí)間為tr=tf=40 ps的脈沖電壓源作為時(shí)鐘信號，仿真結果如圖3所示。從圖中可以看出有效數據部分從時(shí)鐘的第二個(gè)高脈沖開(kāi)始，從仿真結果可知，解復用電路可以正常實(shí)現數據1：2的串并轉換。

2 用于高速收發(fā)器的解復用電路

在高速串行收發(fā)器的接收端，為了保證數據的魯棒性和電路工作的可靠性，數據采用差分形式。從第2部分可以看出基于CML的1：2解復用電路可以正常工作，因此可以以此為基礎搭建用于高速差分串行數據半速率收發(fā)器的前端1：2解復用電路。電路原理圖如圖4所示。其中clkI與clkIN、clkQ與clkQN為互補時(shí)鐘，clkI與clkQ為正交時(shí)鐘，DinP和DinNer位差分輸入的2.5Gbps串行數據，DmP與DmN、DsP與DsN為1：2解復用后的兩路1.25Gbps差分數據。

采用SMIC 0.18um模擬混合信號工藝完成電路設計，現對圖4所示解復用單元進(jìn)行仿真。由于分段線(xiàn)性電壓源在表示數據時(shí)特別繁瑣，而且單個(gè)指定數據難以保證仿真的隨機性和全面性，故而這里采用數?；旌系姆椒ㄟM(jìn)行仿真。輸入數據采用VerilogHDL語(yǔ)言編寫(xiě)的偽隨機序列，采用Cadence的SpcctreVerilog進(jìn)行仿真。仿真結果如圖5所示，比較輸入數據和由主時(shí)鐘采樣輸出的數據，可以看出電路的解復用操作是正確的。

3 結論

本文描述了解復用電路的傳統設計方法并分析了各自特點(diǎn)，根據2.5Gbps高速串行收發(fā)器的應用實(shí)際，采用類(lèi)并行結構、基于電流模式邏輯設計了收發(fā)器的前端解復用電路，并分析了其工作原理，采用SMIC0.18um混合信號工藝完成了電路設計，并采用SpectreVerilog進(jìn)行了數模混合仿真，結果表明該電路在2.5Gbps收發(fā)器電路中可以穩定可靠地工作。