定制化PSoC實(shí)現8通道SAR ADC采樣16通道
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通過(guò)ADC進(jìn)行信號采樣是MCU應用的常見(jiàn)任務(wù)，這可以將連續模擬信號轉換為一系列離散的數字數據供MCU處理。在某些應用中，單個(gè)ADC需要以高采樣率對多個(gè)通道進(jìn)行采樣。例如電源監測系統的管理子系統需要對多個(gè)穩壓電源的輸出進(jìn)行采樣，以監測系統的工作狀態(tài);再如在基于傳感器的應用中，MCU需要對多個(gè)傳感器進(jìn)行采樣以實(shí)現系統反饋。
本文引用地址：http://dyxdggzs.com/article/201610/307989.htm我們有位客戶(hù)想使用一片賽普拉斯的PSoC4實(shí)現用1MSps采樣率采樣16個(gè)通道的設計，16個(gè)通道的總采樣時(shí)長(cháng)不能超過(guò)19μs。但PSoC4內置的多路復用器(SARMUX)只支持8個(gè)通道。本文將介紹如何通過(guò)PSoC內部的可編程模塊克服這一設計難題。
分析設計需求
首先我們需要仔細分析設計需求?？蛻?hù)把16個(gè)輸入的完整采樣視為一個(gè)采樣周期。如圖1所示，一個(gè)采樣周期的最大時(shí)長(cháng)限制為19μs。每個(gè)采樣周期之間可使用中斷服務(wù)請求(ISR)存儲采樣結果。
圖1：對16通道采樣的時(shí)序。
若要用一個(gè)8通道SAR來(lái)實(shí)現這個(gè)目標，我們需要使用PSoC4片內的通用可編程數字模塊(UDB)實(shí)現定制設計。該設計使用PSoC4片內的數字信號互聯(lián)(DSI)實(shí)現多路復用器切換采樣通道，并且在采樣周期結束時(shí)將采樣結果緩沖在基于數據通路(datapath)的FIFO中，然后通過(guò)中斷服務(wù)子程序(ISR)全部讀取出來(lái)。
數據通路是UDB模塊中最靈活的部分。每個(gè)UDB模塊包含一個(gè)數據通路，每個(gè)數據通路包含一個(gè)具有多個(gè)寄存器的8位ALU。UDB結構和數據通路功能的詳細介紹請參閱PSoC4技術(shù)參考手冊。每個(gè)數據通路可實(shí)現一個(gè)8字節FIFO。我們需要四個(gè)FIFO來(lái)緩沖16個(gè)12位SAR采樣結果。
圖2：16通道SAR采樣。
圖2顯示的是基于DSI的多路復用器，能在多個(gè)輸入之間自動(dòng)切換當前的采樣通道。圖3顯示的是硬件FIFO的概覽圖。
圖3：用于緩沖采樣結果的四個(gè)8字節FIFO。
配置SAR組件
SAR被配置成單端模式采樣單個(gè)輸入通道，輸入電壓范圍在0~Vdd之間，1MSps采樣率。在收到采樣觸發(fā)信號后，SAR就開(kāi)始輸入信號采集，采集結束后產(chǎn)生一個(gè)“SDONE”信號，該信號被送入DSI網(wǎng)絡(luò )，并被命名為“ADC_SDONE”。PSoC Creator標準組件庫中提供的SAR組件無(wú)法支持輸出采樣結果到DSI總線(xiàn)上。因此，我們需要把SAR組件導入到項目中并加以修改，如圖4中的紅色部分所示。
圖4：詳細設計—修改SAR組件。
圖5所示的是SAR組件的輸出連接。在SAR_Start函數之后，我們還需要添加一行代碼，使得SAR能將采樣結果輸出到DSI網(wǎng)絡(luò )，如下所示：
// start SAR component and wait for conversion trigger
SAR_Start();?
// enable SAR sampling result output on DSI
*((reg32 *)(SAR_SAR_CHAN_CONFIG_IND + (uint32)(0 2))) |=
SAR_DSI_OUT_EN;
圖5：詳細設計—SAR的輸出連接。
基于DSI的多路復用器
如圖6中藍色部分所示，通過(guò)DSI控制的硬件多路復用器取代SARMUX，以用于切換16個(gè)通道。采用SWITCH_CLK時(shí)鐘觸發(fā)Count7單元，以生成通道選擇信號，這樣每次通道轉換可分為兩個(gè)階段：信號采集和轉換。
圖6：基于DSI的MUX和觸發(fā)信號生成。
信號采集完成之后，信號將保持在SAR中，此時(shí)可切換輸入通道。因此用于顯示信號采集階段完成的SDONE可用于通道切換。實(shí)際上，SWITCH_CLK是基于DSI信號“ADC_SDONE”(SDONE)定義的時(shí)鐘，其設置見(jiàn)圖6的“cydwr”頁(yè)面。
圖7：設計范圍資源的時(shí)鐘定義。
Count7單元屬于定制組件，不在標準組件庫的范圍內。它是一個(gè)遞減計數器，輸出當前的計數器值給DSI。其默認值初始值為0x7F。因此通道選擇的范圍是從#15到#0。在主程序中添加以下代碼實(shí)現對Count7的控制。
/* Enter critical section */
interruptState = CyEnterCriticalSection();
/* Set the Count Start bit */
MYCOUNT7_AUX_CTL |= (1 5);
/* Exit critical section */
CyExitCriticalSection(interruptState);
// set default value of count7 as 0x7F
MYCOUNT7_COUNTER = MYCOUNT7_PERIOD;
生成SAR的采樣觸發(fā)
第1步：在完成當前采樣工作之前生成下一個(gè)觸發(fā)信號
由于針對SAR只有一個(gè)實(shí)際輸入，因此一旦完成對當前通道的采樣，SAR就需要為下一次采樣觸發(fā)信號。許多信號都適用于此目的，但觸發(fā)信號選擇應遵循以下兩個(gè)規則：
1. 在觸發(fā)信號和當前采樣完成之間不應存在間隔，甚至觸發(fā)信號可以提前發(fā)生，這樣就可以降低延遲。
2. 觸發(fā)信號必須確保不會(huì )破壞當前采樣工作。
根據上述規則，可選擇SDONE和EOC用于觸發(fā)。但使用EOC將使每通道采樣時(shí)間至~1.4μs，這是因為觸發(fā)信號上升沿時(shí)刻和SAR開(kāi)始采樣之間存在開(kāi)銷(xiāo)。SAR需要至少5個(gè)SARADC_CLK時(shí)鐘來(lái)將DSI觸發(fā)信號轉換為信號采樣開(kāi)始。我們的設計要求更加苛刻。EOC信號與SARADC_CLK上升沿同步。在穿過(guò)DSI網(wǎng)絡(luò )，并到達SAR的SOC(開(kāi)始轉換)之后，就已經(jīng)略滯后于采樣時(shí)鐘的上升沿。因此，它需要6個(gè)SARADC_CLK時(shí)鐘或大約340ns觸發(fā)產(chǎn)生耗時(shí)。
我們必須尋求另一種觸發(fā)信號。幸運的是在SAR工作時(shí)，其可存儲一個(gè)觸發(fā)信號，但僅限一個(gè)，用于下一次掃描。因此我們可以使用SDONE觸發(fā)轉換。讓觸發(fā)產(chǎn)生耗時(shí)與SAR轉換時(shí)間并行，SAR就可在當前轉換完成之前存儲該觸發(fā)事件?，F在對16通道的采樣我們能有1μs的轉換時(shí)間(見(jiàn)圖12中的SDONE周期)。
第2步：在每次采樣周期結束時(shí)暫時(shí)停止觸發(fā)信號生成
在每次采樣周期結束時(shí)，我們需要暫時(shí)停止觸發(fā)信號生成，否則持續不斷的采樣將使FIFO溢出。如圖6的紅色部分所示，在選擇通道0時(shí)，需關(guān)閉同步的D觸發(fā)器(DFF)以暫時(shí)停止觸發(fā)器輸出。而在FIFO被ISR清空后，則需使用0x7F重置Count7單元，從而重新啟用DFF輸出。同時(shí)，應使用固件觸發(fā)的方式在新周期中開(kāi)始第一通道的采樣，如圖8所示。
圖8：SAR ADC時(shí)序。
FIFO控制
UDB可配置為8字節FIFO，用于存儲來(lái)自DSI網(wǎng)絡(luò )的數據。圖9顯示了配置數據通路的概覽圖。FIFO時(shí)鐘將數據采樣到FIFO。F0 Load和F1 Load負責啟用或禁用FIFO。兩個(gè)狀態(tài)信號可提示FIFO Full事件。
圖9：針對8字節FIFO的數據路徑配置。
圖10所示的是FIFO的工作時(shí)序。12位SAR結果分別存儲在LSB_FIFO和MSB_FIFO中。Count7單元可對從15到0的通道進(jìn)行排序。因此通道15到8存儲于FIFO上部，通道7到0存儲于FIFO下部。加載信號根據FULL狀態(tài)和啟用信號而生成。
圖10：FIFO時(shí)序。
最后四個(gè)通道的結果一旦存儲完畢后就會(huì )觸發(fā)ISR讀取FIFO。FIFO Enable使用Count7單元的位(如圖11的紅色部分所示)，同時(shí)該位也與SWITCH_CLK(SDONE)同步。這樣可確保EN變化不會(huì )破壞FIFO采樣。
圖11：為FIFO生成EN的詳細設計。
設計測試
圖12所示的是一個(gè)采樣周期。十六個(gè)SDONE和EOC脈沖表示通道轉換。十六個(gè)FIFOCLK和一個(gè)FIFO的FULL信號可對最后四個(gè)結果進(jìn)行緩沖，用于說(shuō)明FIFO的工作狀態(tài)。請注意，SDONE和FIFOCLK之間的間隔是1μs。
圖12：測試結果——一個(gè)采樣周期中的信號。
圖13是多個(gè)采樣周期的波形。將數據從FIFO存儲到SRAM的兩個(gè)周期之間的間隔是大約9.56μs。
圖13：測試結果——多個(gè)采樣周期。
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