用于低噪聲CMOS圖像傳感器的流水線(xiàn)ADC設計及其成像驗證

摘要：在對低噪聲CMOS圖像傳感器的研究中，除需關(guān)注其噪聲外，目前數字化也是它的一個(gè)重要的研究和設計方向，設計了一種可用于低噪聲CMOS圖像傳感器的12 bit，10 Msps的流水線(xiàn)型ADC，并基于0．5μm標準CMOS工藝進(jìn)行了流片。最后，通過(guò)在PCB測試版上用本文設計的ADC實(shí)現了模擬輸出的低噪聲CMOS圖像傳感器的模數轉換，并基于自主開(kāi)發(fā)的成像測試系統進(jìn)行了成像驗證，結果表明，成像畫(huà)面清晰，該ADC可作為低噪聲CMOS圖像傳感器的芯片級模數轉換器應用。
關(guān)鍵詞：流水線(xiàn)ADC；低噪聲CMOS圖像傳感器；成像；Labview

CMOS圖像傳感器(CMOS image sensor，CIS)在近二十年來(lái)取得了飛速的發(fā)展，得益于有源像素傳感器(Active PixelSensor)的出現、相關(guān)雙采樣技術(shù)(Correlated Double Sampling)的發(fā)明以及工藝的進(jìn)步等，用于低噪聲應用領(lǐng)域的CMOS圖像傳感器也取得了長(cháng)足的發(fā)展。由于CMOS傳感器具有先天的低成本、易于集成等優(yōu)點(diǎn)，CMOS傳感器在低噪聲應用領(lǐng)域也已引起了越來(lái)越多的關(guān)注。目前，在低噪聲CMOS圖像傳感器的研究領(lǐng)域，除研究其噪聲外，數字化也是它的一個(gè)重要的研究方向。
文中介紹了一種適用于低噪聲CMOS圖像傳感器芯片級模數轉換的流水線(xiàn)型ADC，根據低噪聲CMOS圖像傳感器的系統要求，文中設計的ADC的分辨率為12 bit，速度為10 Msps，采用了每級1．5 bit、共11級的流水線(xiàn)型結構。在該ADC完成設計仿真后，基于0．5μm標準CMOS工藝進(jìn)行了流片。最后在PCB板級電路上用該ADC對一個(gè)自主設計的模擬輸出的CMOS圖像傳感器進(jìn)行了模數轉換，并基于自主設計的成像測試系統完成了CMOS圖像傳感器的成像。

1 ADC設計指標及框架
根據自主設計的低噪聲CMOS圖像傳感器的系統要求，可以確定流水線(xiàn)ADC的設計指標。表1給出了該設計的具體設計指標。

由于該ADC設計目標為應用在自主設計的低噪聲CMOS圖像傳感器的芯片級，因此其速度和精度都應盡可能的高，以達到芯片系統低噪聲和速度的要求。而由于其工作在芯片級，其功耗和面積的要求則可以相對寬松一些。因此本設計采用了11級，1．5 bit每級的結構，雖然這種結構在功耗上會(huì )有所增加，但是可以降低比較器的比較精度帶來(lái)的影響，同時(shí)也降低了對第一級采樣保持電路運放的要求。本文設計的ADC的結構框圖如圖1所示，在該ADC11級結構中的前10級電路中，每級電路包括子模數轉換器(ADC)、子數模轉換器(DAC)、求和電路、余量放大器以及采樣保持電路，其中由于子DAC、采樣保持電路、求和電路以及余量放大電路一般都由一個(gè)開(kāi)關(guān)電容電路實(shí)現，因此該電路模塊常被統稱(chēng)為乘法型數模轉換器(Multiplying digital to analog converter，MDAC)，第11級電路為一個(gè)2 bit的flash ADC。在兩組互不相交時(shí)鐘CLK1和CLK2的控制下，每級電路都產(chǎn)生了數字輸出，這些輸出在經(jīng)過(guò)數字位對齊和數字校準后得到最終的數字輸出。

2 ADC各模塊設計
2．1 MDAC設計
MDAC電路是流水線(xiàn)ADC設計中非常重要的部分，它在A(yíng)DC中實(shí)現的功能包括采樣保持、數模轉換、減法和余量放大等，一般采用開(kāi)關(guān)電容技術(shù)實(shí)現，由模擬開(kāi)關(guān)、電容和跨導運算放大器(OTA)構成，其電路圖如圖2所示。其工作原理是：用MDAC的采樣保持對前級余量電壓進(jìn)行采樣；將其采樣電壓與本級子DAC的輸出電壓進(jìn)行減法運算；將減法運算得到的余量電壓通過(guò)余量放大器進(jìn)行放大。

在流水線(xiàn)ADC結構中，第一級的MDAC的要求最高，隨著(zhù)級數的增加，要求不斷降低。對于一個(gè)12位、10 Msps采樣率流水線(xiàn)ADC，以第一級MDAC為例，該電路需滿(mǎn)足的總體指標為：精度12 bit，采樣率10 Msps。而在MDAC設計中，最關(guān)鍵的是余量放大器設計，本文以第一級余量放大器的設計為例來(lái)說(shuō)明整個(gè)設計，其中采用的余量放大器的結構如圖3所示。余量放大器工作在閉環(huán)狀態(tài)，要求其有限直流增益造成的誤差小于1／2LSB，即有：

式中A0為開(kāi)環(huán)增益，N為ADC分辨率，β為反饋系數。

另外，由于余量放大器有限的帶寬，因此對輸入電壓響應需要經(jīng)過(guò)一定的時(shí)間才能趨于穩定。在采樣頻率為f的ADC中，要求信號在二分之一的時(shí)鐘周期內達到所需的精度(即誤差小于1／2LSB)，即有：

式中GBW為單位增益帶寬，N為ADC分辨率，β為反饋系數，f為采樣頻率。
對于本文的ADC設計有：N=12，β=1／2，f=10 MHz，因此由公式(1)和公式(2)可得，用于本文第一級MDAC的余量放大器應滿(mǎn)足：開(kāi)環(huán)增益需大于84 dB，單位增益帶寬需大于58 MHz。綜合考慮到輸入信號擺幅、流片工藝和功耗等要求，本文的余量放大器采用了折疊共源共柵的運放結構，仿真結果表示，該結構可滿(mǎn)足設計要求。
2．2 比較器設計
流水線(xiàn)ADC由于采用了校正電路，對比較器失調電壓的要求放寬了。對于1．5 bit每級的電路，設參考電壓為1 V，則它的失調電壓放寬為125 mV。本ADC中從第1級到第10級電路都采用了動(dòng)態(tài)比較器，因為其失調電壓小于可校正的最大失調電壓，同時(shí)它具有較快的速度和較低的功耗。該電路的原理圖如圖4所示，它包括一個(gè)由rst信號控制的快速復位電路、信號輸入的預防大電路、鎖存比較器以及輸出反相器組成。

2．3 數字位時(shí)間對齊及數字校準電路設計
由于流水線(xiàn)ADC每級電路產(chǎn)生數字代碼的時(shí)間不同，因此，在進(jìn)行數字校正之前，必須先對其進(jìn)行延遲，所以在數字校正電路之前必須要有數字延遲電路。完整的輸出數字時(shí)間對齊及數字校正電路如圖5所示，其中圖的左邊為數字位時(shí)間對齊電路，圖的右邊為數字校準電路。

2．4 時(shí)鐘控制電路設計
流水線(xiàn)ADC對于時(shí)序要求比較高，為了確保流水線(xiàn)ADC正常工作，要求前后兩級不同時(shí)工作在采樣狀態(tài)和保持狀態(tài)，至少需要一對兩相不交疊時(shí)鐘。文中設計的時(shí)鐘信號電路如圖6所示。相比一般的采用器件延時(shí)來(lái)設計時(shí)鐘控制電路，本文采用了在電路引入電容的方式來(lái)確定時(shí)鐘延時(shí)，盡管這樣做會(huì )在版圖上多占用了一些面積，但是其好處是設計的兩相不交疊時(shí)鐘非常穩定，時(shí)鐘可以根據電容值選取的大小而更為合理的錯開(kāi)。

3 芯片版圖
該芯片使用0．5μm標準CMOS工藝進(jìn)行流片，版圖的設計綜合考慮了混合信號電路布局、匹配設計和抗干擾設計等。布局采用數模分離，數字電路加保護環(huán)；匹配設計采用了共心對稱(chēng)設計、比例單元設計和添加啞元元件等技術(shù)。芯片版圖如圖7所示，帶PAD的整體芯片面積為3.55 mm@2．9 mm，其中上部分為數字位對齊和數字校準電路，中部為各級流水線(xiàn)，右側為時(shí)鐘產(chǎn)生電路，下部為信號輸入和其他電路。

4 成像系統及其成像結果
4．1 成像系統硬件組成
低噪聲、高幀頻的CMOS圖像傳感器成像，除了對PCB測試板的設計要求較高外，也對測試系統的構成也提出了較高的要求。本成像系統的電學(xué)硬件系統框圖如圖8所示。該電學(xué)硬件系統的基本工作原理是：

1)在PCB板上用基于CPLD設計的時(shí)鐘波形來(lái)控制板上的CMOS圖像傳感器芯片和ADC芯片協(xié)同工作，并在此過(guò)程中生成幀同步信號和ADC時(shí)鐘信號交予數字采集卡作為采集卡的外觸發(fā)和外時(shí)鐘信號。
2)在A(yíng)DC芯片將CMOS圖像傳感器產(chǎn)生的模擬信號進(jìn)行模數轉換后，其數字信號經(jīng)緩沖芯片緩沖輸出至數字采集卡。
3)數字采集卡在幀同步信號控制下進(jìn)行重復觸發(fā)采樣，在采集卡收集到一定數據后將采集到的數據傳送到主機中，然后用成像軟件進(jìn)行分析，給出動(dòng)態(tài)的成像圖片。
4．2 成像系統軟件設計
本測試系統軟件采用Labview編程，Labview是一種圖形化的編程語(yǔ)言的開(kāi)發(fā)環(huán)境，廣泛地被工業(yè)界、學(xué)術(shù)界和研究實(shí)驗室所接受，視為一個(gè)標準的數據采集和儀器控制軟件。
本系統中利用Labview的虛擬儀器(virtual instrument)實(shí)現對數據采集卡的數據采樣控制、對采集到的數據進(jìn)行信號處理以及動(dòng)態(tài)成像，圖9為成像軟件的界面圖，其工作模式和原理是：

1)在控制數字采集卡的程序中，將始終和觸發(fā)設置為外時(shí)鐘采樣以及外觸發(fā)重復觸發(fā)采樣模式，以實(shí)現成像信號幀同步和保證采集卡采樣與ADC輸出的同步。
2)在將采集到的數據轉化為U16數字格式數組后，對這些信號進(jìn)行灰度值處理，程序設計了兩種灰度調節模式：固定的灰度轉換和灰度自動(dòng)調節，此外程序還設計了可選的反色、圖像翻轉、圖像放大等功能。
3)在數據進(jìn)行信號處理后，完成對采集數據的二維灰度值成像，這些信號處理和成像程序都置于while循環(huán)中，因此可根據延時(shí)設置成像刷新的幀頻，實(shí)現動(dòng)態(tài)成像。
4．3 成像結果
用本文設計的ADC對模擬輸出的CMOS圖像傳感器進(jìn)行模數轉換后，基于自主設計的成像系統，進(jìn)行了實(shí)時(shí)成像實(shí)驗，成像結果如圖10所示，可以看出，畫(huà)面清晰，層次感分明。

5 結束語(yǔ)
文中設計了一種可應用于低噪聲CMOS圖像傳感器芯片級模數轉換的12bit、10Msps流水線(xiàn)ADC，并基于0．5μm標準CMOS工藝進(jìn)行了流片。最后在PCB板級電路上用該流水線(xiàn)型ADC完成了CMOS圖像傳感器的模數轉換，并基于Labview和數字采集卡系統實(shí)現了CMOS圖像傳感器的成
像，成像結果表明，該ADC可滿(mǎn)足低噪聲CMOS圖像傳感器芯片級模數轉換器的要求，下一步可將CMOS圖像傳感器和該ADC合并設計在一個(gè)芯片上進(jìn)行流片。