ARM與神經(jīng)網(wǎng)絡(luò )處理器的通信方案設計

摘要：基于ARM芯片和FPGA的特點(diǎn)，設計了一種ARM與FPGA人工神經(jīng)網(wǎng)絡(luò )處理器之間的通信方案。該方案采用ARM的ZDMA控制器對數據傳輸進(jìn)行控制，完成ARM與神經(jīng)網(wǎng)絡(luò )處理器的控制寄存器組、分布式存儲器、樣本存儲器等存儲體的數據交換。

引言

人工神經(jīng)網(wǎng)絡(luò )在很多領(lǐng)域得到了很好的應用，尤其是具有分布存儲、并行處理、自學(xué)習、自組織以及非線(xiàn)性映射等特點(diǎn)的網(wǎng)絡(luò )應用更加廣泛。嵌入式便攜設備也越來(lái)越多地得到應用，多數是基于A(yíng)RM內核及現場(chǎng)可編程門(mén)陣列FPGA的嵌入式應用。某人工神經(jīng)網(wǎng)絡(luò )的FPGA處理器能夠對數據進(jìn)行運算處理，為了實(shí)現集數據通信、操作控制和數據處理于一體的便攜式神經(jīng)網(wǎng)絡(luò )處理器，需要設計一種基于嵌入式ARM內核及現場(chǎng)可編程門(mén)陣列FPGA的主從結構處理系統滿(mǎn)足要求。

1 人工神經(jīng)網(wǎng)絡(luò )處理器

1.1 人工神經(jīng)網(wǎng)絡(luò )模型

人工神經(jīng)網(wǎng)絡(luò )是基于模仿大腦功能而建立的一種信息處理系統。它實(shí)際上是由大量的、很簡(jiǎn)單的處理單元(或稱(chēng)神經(jīng)元)，通過(guò)廣泛的互相連接而形成的復雜網(wǎng)絡(luò )系統。最早的神經(jīng)元模型是MP模型，由輸入X、連接權值W和閾值θ、激活函數f和輸出O組成，如圖1所示。

神經(jīng)元j的輸出為：

式中：netj是神經(jīng)元j的凈輸入，xi是神經(jīng)元j的輸入，Wij是神經(jīng)元i到神經(jīng)元j的權值，θj是神經(jīng)元j的閾值，f()是神經(jīng)元凈輸入和輸出之間的變換函數，稱(chēng)為激活函數。

后來(lái)的各種網(wǎng)絡(luò )模型基本都由這幾個(gè)因素構成，例如圖2的三層BP神經(jīng)網(wǎng)絡(luò )模型。

三層BP網(wǎng)絡(luò )的標準學(xué)習算法如下，當網(wǎng)絡(luò )輸出與期望輸出不等時(shí)，存在輸出誤差E，定義如下：

容易看出，各層權值調整公式均由3個(gè)因素決定，即學(xué)習率η、本層輸出的誤差信號δ以及本層出入信號Y(或X)。其中，輸出層誤差信號與網(wǎng)絡(luò )的期望輸出與實(shí)際輸出之差有關(guān)，直接反映了輸出誤差，而各隱層的誤差信號與前面各層的誤差信號都有關(guān)，是從輸出層開(kāi)始逐層反傳過(guò)來(lái)的。

神經(jīng)網(wǎng)絡(luò )的訓練學(xué)習的過(guò)程就是通過(guò)不斷地調整各個(gè)節點(diǎn)的權值，使輸出誤差達到最小，最終獲得穩定可靠的權值，實(shí)現網(wǎng)絡(luò )的預定功能。

1.2 人工神經(jīng)網(wǎng)絡(luò )的FPGA實(shí)現

算法公式實(shí)際隱含著(zhù)各種運算過(guò)程，乘累加計算、激活函數及其導數的計算和邏輯運算是3種必不可少的運算，因此FPGA的實(shí)現主要是各種運算器的設計和連接。處理器要處理各種類(lèi)型的數據，樣本數據X(訓練樣本、實(shí)際樣本)，網(wǎng)絡(luò )參數(學(xué)習速率η、每層神經(jīng)元個(gè)數n等)和權值W是必不可少的。網(wǎng)絡(luò )參數和初始權值用來(lái)對網(wǎng)絡(luò )初始化，訓練樣本用來(lái)訓練網(wǎng)絡(luò )學(xué)習，最后在網(wǎng)絡(luò )應用階段對實(shí)際樣本進(jìn)行處理。

圖3展示的是FPGA神經(jīng)網(wǎng)絡(luò )處理器的主體部分：存儲模塊和運算模塊。根據網(wǎng)絡(luò )的結構特點(diǎn)，連接權值處于各個(gè)神經(jīng)元節點(diǎn)的連接處，與各自的權值運算結構一一對應，為分布式，所以分布式存儲器WM中存儲權值數據;樣本數據統一從網(wǎng)絡(luò )的輸入層進(jìn)入網(wǎng)絡(luò )，故DM中存儲樣本數據;MAE是處理器的運算部分。

2 通信硬件設計

2.1 系統整體架構

系統整體結構框圖如圖4所示，分為ARM端和FPGA端兩個(gè)部分。ARM端有兩個(gè)功能：一是從內存中讀取已有數據，通過(guò)DMA方式下載到FPGA端，按照數據類(lèi)型將數據下載到不同的存儲設備和存儲空間;二是對FPGA進(jìn)行控制，主要是各種中斷操作。FPGA端的功能是接收ARM傳送的數據，存儲數據，并在微程序控制器的控制下進(jìn)行運算處理，最后把結果上傳給ARM。

ARM端以S3C44B0X芯片為核心，外部擴展各類(lèi)設備構成。S3C44B0X是三星公司的16/32位微處理器，片內集成了ARM7TDMI核，并在此基礎上集成了豐富的外圍功能模塊，為嵌入式設備提供一個(gè)低成本高性能的方案。

S3C4480X擁有4通道的DMA控制器，兩個(gè)ZDMA，連接于SSB(三星系統總線(xiàn));另外兩個(gè)BDMA，連接在SSB和SPB(三星外圍總線(xiàn))之間的接口層。其中ZDMA可從存儲器到存儲器、存儲器到I/O設備和I/O設備到存儲器傳送數據。DMA操作由S/W或來(lái)自外部請求引腳(nXDREQ0/1)的請求來(lái)啟動(dòng)。

在DMA操作中，通過(guò)配置DMA特殊功能寄存器來(lái)實(shí)現對DMA的控制，如圖5所示。

FPGA端的組成為FPGA芯片和擴展存儲器。按處理數據類(lèi)型的不同設計不同的存儲結構，具體如下所列。神經(jīng)網(wǎng)絡(luò )的結構參數存放于控制寄存器組，初始權值、穩定權值存放于分布式存儲器，其他參數(學(xué)習速率、學(xué)習速率調整因子等)存放于專(zhuān)用寄存器組A中，處理結果存放于專(zhuān)用寄存器組B中，樣本數據存放于擴展存儲器SD卡中。

以上所述的存儲體，除擴展存儲器外其他結構都在FPGA芯片內部設計完成。采用這種設計是基于FPGA片上存儲資源的使用情況：①FPGA的配置文件占用;②分布式存儲器占用;③各類(lèi)寄存器組占用。當樣本數據數量較大時(shí)會(huì )占用比較大的空間，FPGA芯片將不能滿(mǎn)足，因此不能把樣本數據存儲在片上，而是存儲于擴展存儲器。

2.2 硬件連接

從上面的介紹容易發(fā)現，ARM芯片的通信對象是基于SRAM工藝的FPGA芯片上的存儲體。因此，FPGA芯片作為存儲設備時(shí)，ARM芯片可直接與其相連。ARM與FPGA硬件連接示意圖如圖6所示。

ARM與FPGA的片上存儲體的地址總線(xiàn)連接設置為12位，足夠存儲和尋址需求。

數據總線(xiàn)的寬度為28位。神經(jīng)網(wǎng)絡(luò )處理器的數據精度為16位，FPGA樣本數據寄存器還有12位外部擴展存儲器的地址數據，因此整個(gè)數據總線(xiàn)的寬度為二者之和。除樣本數據寄存器之外的片上存儲體，數據線(xiàn)占用28位數據總線(xiàn)中的低16位。

控制總線(xiàn)包括ARM端的片選線(xiàn)nGCS6和讀/寫(xiě)控制線(xiàn)。對ARM相應的寄存器進(jìn)行配置可激活BANK6(FPGA片上存儲體)和讀/寫(xiě)數據。

根據數據存儲位置的不同，硬件連接可分成兩方面。如圖7所示。

第一，存儲位置為FPGA端的外部擴展存儲器。①ARM與FPGA通過(guò)12位地址總線(xiàn)、28位數據總線(xiàn)及控制總線(xiàn)直接相連，數據寫(xiě)入樣本數據寄存器。②樣本數據寄存器的28位數據按照12位地址數據、16位樣本數據，通過(guò)FPGA與外部擴展存儲器之間的12位地址總線(xiàn)、16位數據總線(xiàn)，在存儲控制模塊的控制下，把樣本數據寫(xiě)入擴展存儲器。因此，把樣本數據寄存器分為兩部分，低16位為樣本數據，高12位為該樣本數據在外部擴展存儲器的存儲地址，如下所示。

第二，存儲位置為FPGA的片上存儲體。ARM與FPGA通過(guò)12位地址總線(xiàn)、28位數據總線(xiàn)中的低16位、控制總線(xiàn)直接相連，控制寄存器組、專(zhuān)用寄存器組、分布式存儲器連接在這些總線(xiàn)上面。

片上集成存儲系統采用統一編址的方式，其優(yōu)勢在于可以通過(guò)ARM芯片的DMA方式進(jìn)行數據傳輸，既可以提高傳輸速率又能夠釋放CPU。外部擴展存儲器因為只受FPGA控制而采用獨立編址，但地址域的設計接續片上集成存儲系統的地址，如此方便操作。

3 ZDMA控制設計

ARM端與FPGA端的數據通信如圖8所示，分為3個(gè)階段：

①網(wǎng)絡(luò )初始化階段的數據通信：配置網(wǎng)絡(luò )初始化數據。a)需對網(wǎng)絡(luò )訓練執行階段②，b)否則執行階段③。

②網(wǎng)絡(luò )訓練階段的通信：下載訓練樣本數據，訓練完成上傳穩定的權值。

③實(shí)際應用階段的通信：下載實(shí)際樣本數據，上傳處理結果。

每一個(gè)階段都是在ZDMA的方式下進(jìn)行。每一個(gè)階段完成后都會(huì )進(jìn)入中斷，提示本階段完成并進(jìn)行下一步操作。

3.1 下載數據時(shí)ZDMA的配置

按照是否為樣本數據，通信可分為兩個(gè)階段：一是面向FPGA片上集成存儲系統的非樣本數據通信，二是面向FPGA片外擴展存儲器的樣本數據通信。

本設計使用ZDMA0、ZDMA1兩個(gè)通道中的一個(gè)。與ZDMA有關(guān)的特殊功能寄存器有：

ZDMA控制寄存器(①ZDCONn)：主要用于對DMA通道進(jìn)行控制，允許外部DMA請求(nXDREQ)。

ZDMA0/1初始源/目的地址和計數寄存器、ZDMA0/1當前源/目的地址和計數寄存器。

ZDMAn初始/當前源地址寄存器(②ZDISRC、③ZDCSRC)：初始源地址為數據在A(yíng)RM芯片內存的存放地址;當前源地址為即將傳輸的數據的內存地址，值為初始源地址+計數值。

ZDMAn初始/當前目的地址寄存器(④ZDIDES、⑤ZDCDES)：分為兩個(gè)階段：第一階段傳輸非樣本數據時(shí)初始目的地址為BANK6的起始地址;當前目的地址是變化的，為初始目的地址+計數值。第二階段傳輸樣本數據時(shí)初始目的地址也是當前目的地址，為樣本數據寄存器的地址。

ZDMAn初始/當前目的計數寄存器(⑥ZDICNT、⑦ZDCCNT)：初始值為0，當前值隨著(zhù)傳輸數據的個(gè)數逐一遞增，直至達到所有數據的數量。樣本數據和非樣本數據的傳輸分兩個(gè)階段進(jìn)行，各自獨立。

從這個(gè)過(guò)程中可以看出，配置ZDMA時(shí)需考慮FPGA端存儲結構體多樣性的問(wèn)題。

3.2 上傳數據時(shí)ZDMA的配置

神經(jīng)網(wǎng)絡(luò )處理器的穩定權值和處理結果存儲在FPGA上統一編址的專(zhuān)用寄存器組B中，不存在存儲結構體多樣性的問(wèn)題，所以上傳數據時(shí)ZDMA的配置相對簡(jiǎn)單：

初始源地址即專(zhuān)用寄存器組B的起始地址，每傳送一次數據專(zhuān)用寄存器組的地址指針+1并作為當前源地址。

初始目的地址為要存放數據的內存塊的起始地址，每傳送一次數據內存塊地址指針+1并作為當前目的地址。

計數寄存器的初始值為0，每傳送一次數據其值+1，達到設定的目標值時(shí)數據上傳即完成。

結語(yǔ)

本文首先介紹了人工神經(jīng)網(wǎng)絡(luò )的模型和算法以及FPGA的實(shí)現，并通過(guò)對網(wǎng)絡(luò )結構的分析設計了FPGA端的數據存儲系統。然后分析了ARM端和FPGA端各自的功能，在此基礎上把兩者結合在一起，設計了一種利用ARM的ZDMA方式相互通信的方案。