嵌入式DDR總線(xiàn)的布線(xiàn)分析與設計

引 言

嵌入式DDR(Double Data Rate，雙數據速率)設計是含DDR的嵌入式硬件設計中最重要和最核心的部分。隨著(zhù)嵌入式系統的處理能力越來(lái)越強大，實(shí)現的功能越來(lái)越多，系統的工作頻率越來(lái)越高，DDR的工作頻率也逐漸從最低的 133 MHz提高到200 MHz，從而實(shí)現了更大的系統帶寬和更好的性能。然而，更高的工作頻率同時(shí)也對系統的穩定性提出了更高的要求，這需要硬件設計者對電路的布局走線(xiàn)有更多的約束和考慮。而影響整個(gè)系統能否工作正常且穩定的最重要的部分就是DDR部分的電路設計。

嵌入式系統使用DDR內存，可以在傳統的單數據數率內存芯片上實(shí)現更好的性能。DDR允許在不增加時(shí)鐘頻率和數據位寬的條件下，一個(gè)時(shí)鐘周期內能夠處理兩個(gè)操作。增加的數據總線(xiàn)性能是由于源同步數據選通允許數據同時(shí)在選通脈沖的上升沿和下降沿被獲取。

DDR雖然能夠給嵌入式設計帶來(lái)更好的性能，但是設計者必須比以往的SDR設計更小心地處理DDR部分的PCB布線(xiàn)部分，否則不僅不能實(shí)現好的性能，整個(gè)嵌人式系統的穩定性也會(huì )受到影響。DDR比傳統的SDR有更短的信號建立保持時(shí)間、更干凈的參考電壓、更緊密的走線(xiàn)匹配和新的I/O口信號，并且需要合適的終端電阻匹配。這些都是要面對的新的挑戰。

1 DDR總線(xiàn)結構

對于DDR內存，JEDEC建立和采用了一個(gè)低壓高速信號標準。這個(gè)標準稱(chēng)為“短截線(xiàn)串聯(lián)終結邏輯(StubSeries Terminated Logic，SSTL)”。SSTL能夠改進(jìn)數據通過(guò)總線(xiàn)傳輸的信號完整性，這種終端設計的目的是防止在高速傳輸下由于信號反射導致的數據錯誤。

在一個(gè)典型的內存拓撲結構中，如果使用了串聯(lián)匹配電阻(RS)，那么它應該放在遠離DDR控制器的位置。這種方法能夠節約控制器附近寶貴的電路板空間，避免布線(xiàn)擁塞和繁瑣的引腳扇出;而且也優(yōu)化了從控制器到內存芯片的信號完整性，在這些位置往往有很多地址和命令信號需要可靠地被多個(gè)內存接收。

最普通的SSTL終端模型是一種較好的單終端和并聯(lián)終端方案，如圖1所示。這種方案包含使用一個(gè)串聯(lián)終端電阻(Rs)從控制器到內存，以及一個(gè)并聯(lián)終端電阻(RT)上拉到終端電壓(VTT)。這種方法常見(jiàn)于商用電腦的主板上，但目前的嵌入式主板上為了獲得更好的信號完整性和系統穩定性，也常常使用。RS和 RT的值是信賴(lài)于具體的系統的，應該由板級仿真確定具體的值。

2 嵌入式DDR布線(xiàn)分析

2.1 DDR的信號完整性問(wèn)題

高速總線(xiàn)信號的傳輸往往需要考慮信號完整性問(wèn)題。DDR的信號線(xiàn)不是普通的信號線(xiàn)而是傳輸線(xiàn)，因而傳輸線(xiàn)上的過(guò)孔，或者連接器等不連續阻抗因素都會(huì )影響接收端的信號完整性。主要有過(guò)沖和下沖、振鈴及串擾等影響，交流噪聲以及直流電壓的一些不準確因素也同樣影響信號傳輸的性能。

DDR為了實(shí)現更高的信號頻率，SSTL高增益差分接收器的接收電平往往是偏置在參考電平(VREF)附近，使用這樣的接收器允許更小的電壓擺幅、更少的信號反射、更低的電磁干擾和更短的建立時(shí)間，比LVTTL能適應更高的時(shí)鐘頻率。圖2所示的是SSTL接口電平。交流邏輯電平是在接收器端的接收電平，在接收器處交流邏輯參數(包括建立和保持時(shí)間)都必須最佳，而直流邏輯電平則提供一個(gè)滯后的接收電平點(diǎn)。當輸入電平穿過(guò)DC直流參考點(diǎn)時(shí)，接收器轉變到新的邏輯電平并且保持這個(gè)新的狀態(tài)，只要信號不低于門(mén)限電平。因此，SSTL總線(xiàn)不易于受過(guò)沖、下沖和振鈴的影響。

2.2 基于布線(xiàn)考慮的DDR信號分組

DDR控制器包括超過(guò)130個(gè)信號，并且提供直接的信號接口連接內存子系統。這些信號根據信號的種類(lèi)可以分為不同的信號組，如表1所列。

其中，數據組的分組應該以每個(gè)字節通道來(lái)劃分，DM0、DQS0以及DQ0～DQ7為第1字節通道，DM1、DQS1以及DQ8～DQ15為第2字節通道，以此類(lèi)推。每個(gè)字節通道內有嚴格的長(cháng)度匹配關(guān)系。其他信號走線(xiàn)長(cháng)度應按照組為單位來(lái)進(jìn)行匹配，每組內信號長(cháng)度差應該嚴格控制在一定范圍內。不同組的信號間雖然不像組內信號那樣要求嚴格，但不同組長(cháng)度差同樣也有一定要求。具體布線(xiàn)要求見(jiàn)2.4小節。

2.3 信號組布線(xiàn)順序

為了確保DDR接口最優(yōu)化，DDR的布線(xiàn)應該按照如下的順序進(jìn)行：功率、電阻網(wǎng)絡(luò )中的pin腳交換、數據信號線(xiàn)布線(xiàn)、地址/命令信號布線(xiàn)、控制信號布線(xiàn)、時(shí)鐘信號布線(xiàn)、反饋信號布線(xiàn)。

數據信號組的布線(xiàn)優(yōu)先級是所有信號組中最高的，因為它工作在2倍時(shí)鐘頻率下，它的信號完整性要求是最高的。另外，數據信號組是所有這些信號組中占最大部分內存總線(xiàn)位寬的部分，也是最主要的走線(xiàn)長(cháng)度匹配有要求的信號組。

地址、命令、控制和數據信號組都與時(shí)鐘的走線(xiàn)有關(guān)。因此，系統中有效的時(shí)鐘走線(xiàn)長(cháng)度應該滿(mǎn)足多種關(guān)系。設計者應該建立系統時(shí)序的綜合考慮，以確保所有這些關(guān)系都能夠被滿(mǎn)足。

2.4 各組信號布線(xiàn)長(cháng)度匹配

時(shí)鐘信號：以地平面為參考，給整個(gè)時(shí)鐘回路的走線(xiàn)提供一個(gè)完整的地平面，給回路電流提供一個(gè)低阻抗的路徑。由于是差分時(shí)鐘信號，在走線(xiàn)前應預先設計好線(xiàn)寬線(xiàn)距，計算好差分阻抗，再按照這種約束來(lái)進(jìn)行布線(xiàn)。所有的DDR差分時(shí)鐘信號都必須在關(guān)鍵平面上走線(xiàn)，盡量避免層到層的轉換。線(xiàn)寬和差分間距需要參考 DDR控制器的實(shí)施細則，信號線(xiàn)的單線(xiàn)阻抗應控制在50～60 Ω，差分阻抗控制在100～120 Ω。時(shí)鐘信號到其他信號應保持在20 mil*以上的距離來(lái)防止對其他信號的干擾。蛇形走線(xiàn)的間距不應小于20 mil。串聯(lián)終端電阻RS值在15～33Ω，可選的并聯(lián)終端電阻RT值在25～68 Ω，具體設定的阻值還是應該依據信號完整性仿真的結果。

數據信號組：以地平面為參考，給信號回路提供完整的地平面。特征阻抗控制在50～60 Ω。線(xiàn)寬要求參考實(shí)施細則。與其他非DDR信號間距至少隔離20 mil。長(cháng)度匹配按字節通道為單位進(jìn)行設置，每字節通道內數據信號DQ、數據選通DQS和數據屏蔽信號DM長(cháng)度差應控制在±25 mil內(非常重要)，不同字節通道的信號長(cháng)度差應控制在1 000 mil內。與相匹配的DM和DQS串聯(lián)匹配電阻RS值為0～33 Ω，并聯(lián)匹配終端電阻RT值為25～68Ω。如果使用電阻排的方式匹配，則數據電阻排內不應有其他DDR信號。