基于變換采樣的超寬帶接收機設計

3 實(shí)驗結果與分析

該系統用于無(wú)失真接收脈沖超寬帶周期信號。超寬帶信號脈沖重復頻率為1 MHz，脈寬為1 ns，如圖3所示。ADC的采樣時(shí)鐘由FPGA內部的增強型PLL對系統時(shí)鐘倍頻產(chǎn)生，而每個(gè)脈沖重復周期的采樣時(shí)鐘延時(shí)由延時(shí)芯片控制，每個(gè)周期的延時(shí)時(shí)間為125 pg。調試采樣的采樣時(shí)鐘為320 MHz，而每個(gè)脈沖重復周期內只選取40個(gè)采樣點(diǎn)。采樣間隔為1/320μs，那么要恢復一個(gè)完整的脈沖需要25個(gè)周期。在第一個(gè)周期內得到40個(gè)采樣點(diǎn)，將其存到地址為0，25，50，…，975的非相干累加RAM中，在第二個(gè)周期內，我們將采樣時(shí)鐘延時(shí)125 ps后得到的采樣值存到地址為1，26，51，…，976的RAM中，依次，可以得到25個(gè)周期1000個(gè)采樣點(diǎn)，然后在將這些點(diǎn)從輸出緩存RAM中順序讀出，即可得到經(jīng)過(guò)排序的采樣數據了。通過(guò)Chipscope抓取排序后的信號，如圖4所示。當超寬帶脈沖脈寬為10 ns時(shí)，通過(guò)變換采樣采出來(lái)的波形如圖5所示。 Chipscope的觀(guān)察時(shí)鐘為320 MHz，而輸出緩存RAM的讀時(shí)鐘為160MHz，因此順序讀出的信息數據在時(shí)間軸0～2 000內。由于輸入噪聲的疊加，變換采樣的波形帶有一定的毛刺。如果在射頻變壓器之前放置一個(gè)低噪放(LNA)，那么采樣出來(lái)的波形將會(huì )平滑很多。

4 結論

文中設計了一種基于變換采樣的超寬帶接收機，其重點(diǎn)集中在脈沖的變換采樣部分。脈沖采樣主要是通過(guò)接收機上的ADS5463芯片實(shí)現，而脈沖采樣時(shí)鐘是通過(guò)接收機上的FPGA和可編程延時(shí)芯片進(jìn)行控制，數據處理是通過(guò)FPGA進(jìn)行實(shí)現。實(shí)驗結果表明，該接收機能夠對上GHz帶寬的超寬帶信號進(jìn)行采樣接收，等效采樣率可以達到8 GS/s。這可以用于超寬帶通信與測距。