EDA環(huán)境銜接測量軟件　電子產(chǎn)品開(kāi)發(fā)周期大幅縮短

在提升工程設計完整度的過(guò)程中，整合“設計實(shí)例”與“測試實(shí)例”的重要度將越來(lái)越被突顯。由于EDA與測量軟件間越來(lái)越緊密，工程師將能于未來(lái)數年之內更有效利用EDA軟件，以取得更完整的模擬作業(yè)，并讓EDA模擬功能強化檢驗與生產(chǎn)測試的程序。

FPGA啟動(dòng)下世代測量?jì)x器革命

過(guò)去20多年來(lái)，“微處理器架構、可由使用者設計程式的測量演算法”已成主流概念，讓測試系統可迅速接受不斷變動(dòng)的客u化測試需求。此方法亦即所謂的虛擬儀控，且供應商亦繼續設法設計其他儀器優(yōu)勢--更高效能、提高客u化程度、更廣泛采用現成技術(shù)、降低測試系統成本等。

如果說(shuō)微處理器帶動(dòng)虛擬儀控的革命，那么現場(chǎng)可編程閘陣列(FPGA)就又啟動(dòng)了下個(gè)階段。FPGA用于儀器之中已有數年，舉例來(lái)說(shuō)，目前高頻寬示波器雖可L集大量資料，但使用者并無(wú)法迅速分析所有資料。這些裝置上的硬件定義演算法一般均建置于FPGA，以執行資料分析與縮減(平均、觸發(fā)、波形數學(xué))、運算統計(平均值、標準差、最大值、最小值)、處理資料以利顯示，最后為使用者呈現有意義的結果。這些功能雖然確有其價(jià)值，但卻無(wú)法突顯FPGA潛在功能，在大部分條件下，使用者并無(wú)法將客u化測量演算法部署至FPGA。

測量硬件上的開(kāi)放式FPGA，可為僅有處理器的系統提供多項優(yōu)勢?；贔PGA的強大運算功能，將可達到更高的測試傳輸率與更廣的測試圍，進(jìn)而縮短測試時(shí)間并降低投資成本。微處理器所無(wú)法達到的測試作業(yè)，亦可透過(guò)FPGA的低延遲特性而建置。FPGA既有的平行機制，可達到真正的多執行序測試，甚至超越多核心處理器。在即時(shí)測試的硬件排序與待測物控制程序中，FPGA更扮演關(guān)鍵角色。

由產(chǎn)業(yè)研究公司Frost Sullivan所發(fā)表的2011年模組化儀控市場(chǎng)研究指出，由Altera與賽靈思(Xilinx)等公司對FPGA功能的提升，將對測試與測量應用影響深遠，對需要高精確度與快速處理功能的客戶(hù)而言尤為如此，目前市場(chǎng)上有越來(lái)越多的開(kāi)放式FPGA產(chǎn)品。

雖然市面上已有許多硬件可供選擇，但大多數的測量演算法都是針對虛擬儀控的微處理器部分所開(kāi)發(fā)?；谫Y料形態(tài)、程式設計模型、特定硬件屬性(如時(shí)序限制) 等的不同，并無(wú)法簡(jiǎn)單移至FPGA繼續使用。廠(chǎng)商要開(kāi)發(fā)專(zhuān)業(yè)且穩定的FPGA測量硅智財(IP)須具備專(zhuān)業(yè)知識并耗上大量時(shí)間，因此，目前儀控硬件中的大多數FPGA僅使用供應商定義的固定演算法，無(wú)法由使用者自行設計程式。

2011年業(yè)界就已經(jīng)開(kāi)始討論異質(zhì)運算(Heterogeneous Computing)，意即將演算法分配至多種運算架構(中央處理器(CPU)、圖形處理器(GPU)、FPGA、云端系統)中，找出最佳的演算法建構資源。除硬件架構本身的強大功能考量之外，異質(zhì)運算代表各種系統的程式設計難題，且測量演算法難以在系統之間“攜帶”，復雜度確實(shí)有所影響。

業(yè)界最近針對測試工程領(lǐng)導廠(chǎng)商的全球調查指出，約有54%受訪(fǎng)者認為未來(lái)技術(shù)發(fā)展將可提升測試傳輸率并降低系統成本，進(jìn)而縮短開(kāi)發(fā)時(shí)間。為克服此難題，產(chǎn)業(yè)界正積極開(kāi)發(fā)相關(guān)工具，以期能跨硬件系統使用演算法，并且讓FPGA可普及于測試系統。

此種跨硬件的系統將可提供硬件描述語(yǔ)言(HDL)抽象化。HDL是以文字方式描述邏輯閘層(Gate)與訊號層(Signal-level)的行為，而 HDL抽象化(Abstraction)工具則透過(guò)圖形或簡(jiǎn)圖的呈現方式，擷取更高層級的設計(圖3)。與HDL相較，雖然這些工具確實(shí)降低FPGA技術(shù)的門(mén)檻，但仍無(wú)法完全省略某些FPGA設計的特定硬件屬性，如資源分配、數位訊號處理器(DSP)分割架構、管線(xiàn)流通(Pipelining)、內建記憶體(On-chip Memory)等。在這些情況下，仍須重新設計/檢驗演算法才能銜接FPGA，也促成開(kāi)發(fā)工具的未來(lái)發(fā)展。

圖3 開(kāi)發(fā)軟件必須能跨執行系統，而達到更高的硬件抽象化與靈活度，以達更高效能、更高成本效益，且更能迅速上市。

挾多重優(yōu)勢　開(kāi)放式FPGA普及于測量系統

高階合成(High-level Synthesis， HLS)工具可于較高階層擷取演算法，并為既有建置獨立分配其效能屬性，如延遲、時(shí)脈率、傳輸率、資源利用等。由于特殊建置并不屬于演算法定義，如此也降低演算法的可攜性。此外，開(kāi)發(fā)工程師在設計硬件特性(管線(xiàn)流通、資源仲裁等)時(shí)，并不須顧慮特定硬件。HLS的概念已存在超過(guò)20年，但市面上的工具是最近才漸趨成熟。這些工具確實(shí)提供相關(guān)優(yōu)勢，但僅針對FPGA或特定應用積體電路(ASIC)，并未納入如GPU與微處理器的其他運算平臺。為突破這些 HLS工具的限制，業(yè)界提供測試版軟件，整合既有的LabVIEW資料流程式圖與HLS優(yōu)點(diǎn)，以因應FPGA設計作業(yè)。如此一來(lái)，建置FPGA亦可納入大量LabVIEW測量與控制演算法，而不受制于微處理器的執行情況，亦不須針對FPGA部署作業(yè)而重新設計大量演算法。此軟件目前仍在測試中而無(wú)法普及，但最后的目標結果可期。

創(chuàng )新開(kāi)發(fā)工具的最后一步，就是讓跨硬件系統整合運算/設計的多種模型。這些運算模型包含LabVIEW資料流程式圖、DSP簡(jiǎn)圖可用于RF與通訊應用中的多重速率訊號處理、文字式數學(xué)可擷取類(lèi)教科書(shū)的方程式、狀態(tài)機器用于數位邏輯與協(xié)定等。

舉例來(lái)說(shuō)，如賽靈思Zynq可延伸處理平臺所建構的系統單芯片(SoC)系統，未來(lái)將整合雙核心安謀國際(ARM)微處理器與FPGA。此芯片具備極高的異質(zhì)運算潛力，但由于微處理器與FPGA分別需要不同的運算語(yǔ)言/模型，所以程式設計作業(yè)的難度極高。在理想狀態(tài)下，工程師應擁有多樣的運算模型以支援所有系統，并以更有效的方式擷取演算法，最后部署至最佳執行系統。根據業(yè)務(wù)需求的不同，這e的“最佳”可能代表最高效能、最高成本效益，或最短上市時(shí)間。若要讓工具搭配非特定硬件的運算模型，仍有一段開(kāi)發(fā)的路要走，而且必須能滿(mǎn)足目前測試系統的開(kāi)發(fā)需求。

開(kāi)發(fā)軟件必須能跨執行系統，而達到更高的硬件抽象化與靈活度，以達更高效能、更高成本效益，且更能迅速上市。

雖然非特定硬件的測量演算法與高階合成工具尚未晉升主流，但開(kāi)放式FPGA正逐漸普及于自動(dòng)化測試系統中。FPGA在測試作業(yè)中的優(yōu)勢，已值得許多廠(chǎng)商投入更多開(kāi)發(fā)資本，而且只要提升軟件工具，將連帶縮短開(kāi)發(fā)時(shí)間并降低復雜度，促成更多相關(guān)應用。如同微處理器與相關(guān) 的軟件開(kāi)發(fā)環(huán)境/測量演算法，帶動(dòng)了虛擬儀控的革命，使用者可設計的FPGA亦將帶動(dòng)圖形化系統設計(GSD)的下一波革新，催生未來(lái)的測試系統。