SRAM在新一代IoT和可穿戴嵌入式設計中的作用

面積的縮小可通過(guò)取消第一級封裝來(lái)實(shí)現，其中包括引腳框架、管芯連接、焊線(xiàn)以及鑄?；衔?。CSP芯片大多采用晶圓級封裝，將封裝材料直接堆放在晶圓片上。引腳分布類(lèi)似于球柵陣列封裝(BGA)，封裝上的焊接凸點(diǎn)起引腳作用。通過(guò)縮小工藝節點(diǎn)可獲得類(lèi)似的尺寸縮小效果。

對于可穿戴應用中空間有限的電路板來(lái)說(shuō)，CSP SRAM明顯將是最佳選擇。與僅次于它的備選方案(購買(mǎi)一塊SRAM管芯，然后使用高級多芯片封裝(MCP)技術(shù)將它與MCU管芯封裝在一起)相比，將 CSP SRAM納入設計要便捷得多。目前，CSP SRAM還沒(méi)有投入量產(chǎn)，有些供應商將其作為定制選項提供，可能是因為目標市場(chǎng)(可穿戴)還沒(méi)有超越嵌入式領(lǐng)域。不過(guò)在 SRAM 市場(chǎng)中，大多數主要廠(chǎng)商都可為他們的很多其它產(chǎn)品提供CSP選項。例如，賽普拉斯半導體已針對其PSoC等產(chǎn)品系列提供了CSP版本。因此，對于制造商來(lái)說(shuō)，將這種功能延伸至SRAM應該不難。

引腳數更少

在SRAM的功耗低于閃存和DRAM時(shí)，使用SRAM進(jìn)行存儲器擴展的主要問(wèn)題是其并行接口。盡管并行接口能實(shí)現更快的讀寫(xiě)速度，但有太多的IO需要連接。例如，如果將一個(gè)1Mb SRAM (64Kb x16) 與一個(gè)MCU連接，所需的IO數量將會(huì )是32個(gè)(16個(gè)地址，16個(gè)數據)。進(jìn)行多路復用可將該數字減少至24。但容量每增加一級(2M、4M、8M 等)，引腳數就會(huì )增加1個(gè)。

極小可穿戴電路板上用來(lái)連接SRAM的IO數量有限，因為小型MCU的封裝引腳數量少。要與這些MCU連接，SRAM必須突破傳統的并行接口。串行閃存和EEPROM等的成功增強了串行存儲器選項的市場(chǎng)需求。MCU使用嵌入式高速緩存已有很多年了，因此對于串行SRAM的需求直到最近幾年才被發(fā)覺(jué)。串行SRAM可實(shí)現更便捷的接口連接，更少的引腳使用(單路SPI用兩個(gè)，雙路SPI用兩個(gè)，四路SPI用四個(gè))。此外，所需的IO數量不會(huì )隨容量增加而增多。

目前，我們的串行SRAM容量低，存取速度相對較慢(存取時(shí)間達25ns，容量為1M)。在不久的將來(lái)，我們將有望刷新這兩個(gè)參數。隨著(zhù)可穿戴產(chǎn)品進(jìn)入全新時(shí)代，我們可能會(huì )希望MCU完成更為復雜的工作。在這種情況下，具有更高吞吐量的更高容量高速緩存/高速暫存存儲器會(huì )十分有用。因此，串行SRAM 向更高速和更高容量的方向發(fā)展將對該市場(chǎng)十分有利。使用CSP封裝縮小尺寸再加上串行接口，SRAM將會(huì )成為可穿戴產(chǎn)品中高速緩存及高速暫存存儲器的強大選項。

高性能，低功耗

當前有兩個(gè)不同系列的異步SRAM：快速SRAM(支持高速存取)和低功耗SRAM(低功耗)。從技術(shù)角度看，這種權衡是合理的。在低功耗SRAM 中，通過(guò)采用特殊柵誘導漏極泄漏(GIDL)控制技術(shù)控制待機電流來(lái)控制待機功耗。這些技術(shù)需要在上拉或下拉路徑中添加額外的晶體管，因此會(huì )加劇存取延遲，而且在此過(guò)程中會(huì )延長(cháng)存取時(shí)間。在快速SRAM中，存取時(shí)間占首要地位，因此不能使用這些技術(shù)。此外，要減少傳播延遲，需要增大芯片尺寸。芯片尺寸增大會(huì )增大漏電流，從而增加整體待機功耗。

到目前位置，典型SRAM應用接受這種權衡：電池供電應用使用低功耗SRAM(降低性能)，有線(xiàn)工業(yè)高性能應用則使用快速SRAM。不過(guò)，對于物聯(lián)網(wǎng)及其它眾多高級應用來(lái)說(shuō)，這種權衡不再適用。主要原因是對于大部分這些應用而言，不僅高性能很重要，同時(shí)還必須限制待機功耗，因為這些應用大多采用電池供電工作。非常幸運的是，SRAM正在縮小這兩個(gè)系列之間的性能差距，正逐漸發(fā)展成具有這兩種優(yōu)勢的單芯片產(chǎn)品。

微控制器很久以前就有了深度睡眠工作模式。這種工作模式有助于為大部分時(shí)間都處于待機狀態(tài)下的應用省電。該控制器可在正常工作中全速運行，但事后則進(jìn)入低功耗模式，以便節省電源。使所連接的SRAM也具有類(lèi)似的工作模式很重要。具有深度睡眠工作模式[5]的異步快速SRAM是這類(lèi)應用的理想選擇。這種 SRAM芯片有一個(gè)附加輸入引腳，有助于用戶(hù)在不同的工作模式(正常、待機和深度睡眠)間切換。因此可在不影響性能的情況下管理低功耗。 http://www.cypress.com/?docID=48906。

片上糾錯功能

存儲器工藝技術(shù)的提高可改進(jìn)性能與功耗，因此更低的電壓和更小的節點(diǎn)電容會(huì )讓這些器件更容易出現軟錯誤。如今，CMOS 工藝已經(jīng)縮小了尺寸，地外輻射和芯片封裝都會(huì )導致越來(lái)越多的故障。一般使用糾錯碼(ECC)軟件或冗余(即多個(gè)SRAM存儲相同的數據)方式應對軟錯誤，特別是在可靠性一直都極為重要的系統中，例如醫療、汽車(chē)和軍事系統。然而，這種方式非常昂貴，需要額外的電路板空間。

主要SRAM制造商現已開(kāi)始直接在芯片上實(shí)施糾錯特性[6]。要在現代芯片級半導體存儲器上限制軟錯誤影響，可使用兩種架構增強方法：片上ECC和位交錯。通過(guò)片上ECC，便可將用于實(shí)施錯誤檢測和單個(gè)位錯誤校正的軟件硬編碼在SRAM中。有些制造商甚至還提供一個(gè)額外的錯誤引腳選項，用以指出單個(gè)位錯誤的檢測與校正情況。

另一方便，位交錯可用來(lái)限制多位錯誤的影響(即單個(gè)能量粒子翻轉多個(gè)位)。位交錯的工作方式是將相鄰的位線(xiàn)安排至不同的字寄存器。這樣可將多位錯誤轉換為多個(gè)單個(gè)位錯誤，隨后可通過(guò)片上ECC進(jìn)行校正(進(jìn)一步了解如何減少和校正軟錯誤)。

SRAM與未來(lái)

SRAM技術(shù)將迎來(lái)激動(dòng)人心的全新時(shí)代。技術(shù)趨勢與發(fā)展都有利于該技術(shù)回暖，扭轉多年來(lái)使用量下降的頹勢。支持ECC功能的芯片現已投入量產(chǎn)。支持片上電源管理的快速SRAM也已上市。此外，串行SRAM也已投入量產(chǎn)，但大多數都支持低容量應用，因此目前在速度上還無(wú)法與并行方案相匹敵。不過(guò)，串行市場(chǎng)的現有廠(chǎng)商(Microchip和On-semi)恰好主要都是MCU制造商。傳統SRAM公司尚未推出串行SRAM。隨著(zhù)更多公司進(jìn)入該市場(chǎng)，我們將有望看到創(chuàng )新技術(shù)的快速出現。

關(guān)于產(chǎn)品生命周期的傳統市場(chǎng)觀(guān)點(diǎn)是：產(chǎn)品成熟期過(guò)后就是衰退，然后是消亡。從SRAM每年的負復合增長(cháng)率以及大多數供應商退出該市場(chǎng)的事實(shí)來(lái)看，該產(chǎn)品應劃為“衰退”期。然而不管是今天我們目睹的SRAM復興，還是針對未來(lái)預測的，都需要我們重新審視普通產(chǎn)品生命周期的傳統理念。

參考資料

1. 維基百科：半導體器件制造

2.《22nm工藝對SRAM內中子引起的軟錯誤的影響》作者：EishiIbe、Hitoshi Taniguchi、Yasuo Yahagi、Ken-ichi、Shimbo和Tadanobu Toba