嵌入式高速圖像數據采集板設計方案

本文提出了一種基于FPGA+ARM的高速數據采集板的設計方案。該方案采用FPGA完成高速數據采集，通過(guò)ARM對FPGA進(jìn)行控制管理。利用 DMA技術(shù)實(shí)現了FPGA與ARM之間的數據采集接口設計方案，并實(shí)現了Linux操作系統下FPGA設備的中斷處理程序的開(kāi)發(fā)。并通過(guò)設計千兆以太網(wǎng)接口實(shí)現了圖像數據的實(shí)時(shí)遠程傳輸。

1.概述

隨著(zhù)圖像處理技術(shù)的快速發(fā)展，圖像采集處理系統在提高工業(yè)生產(chǎn)自動(dòng)化程度中的應用越來(lái)越廣泛。本文結合實(shí)際系統中的前端圖像處理和圖像數據傳輸的需要，充分利用ARM的靈活性和FPGA的并行性的特點(diǎn)，設計了一種基于A(yíng)RM+FPGA的高速圖像數據采集傳輸系統。所選用的ARM體系結構是32位嵌入式RISC微處理器結構，該微處理器擁有豐富的指令集且編程靈活;而FPGA則在速度和并行運算方面有很大優(yōu)勢，適合圖像處理的實(shí)時(shí)性要求;并且通過(guò)千兆以太網(wǎng)接口實(shí)現了采集板與上位機之間圖像數據的高速遠程傳輸。

2.硬件設計方案

2.1 系統總體設計

本設計采用的ARM芯片為三星公司的S3C2440A、FPGA芯片為Xilinx公司生產(chǎn)的Spartan系列的S3C500E芯片，系統組成還包括千兆以太網(wǎng)控制芯片AX88180、千兆PHY芯片88E1111、存儲器、嵌入式Linux、網(wǎng)絡(luò )驅動(dòng)程序等(如圖1所示)。

本設計的主控芯片S3C2440A是基于A(yíng)RM920T核的16/32位RISC微處理器，采用了0.13um的CMOS標準宏單元和存儲器單元，運行頻率高達500MHz.ARM920T 實(shí)現了MMU，AMBA BUS和Harvard高速緩沖體系結構構。這一結構具有獨立的16KB指令Cache和16KB數據Cache.每個(gè)都是由具有8字長(cháng)的行組成。通過(guò)提供一套完整的通用系統外設，S3C2440A減少整體系統成本和無(wú)需配置額外的組件。它主要面向手持設備以及高性?xún)r(jià)比、低功耗的應用，具有非常豐富的片上資源。

FPGA芯片S3C500E主要用于圖像傳感器的控制、圖像數據的緩存及外圍芯片時(shí)序的產(chǎn)生。它通過(guò)控制A/D實(shí)現數據采集，并保存至SRAM，對ARM的讀寫(xiě)信號進(jìn)行譯碼以將目標數據讀回ARM并傳到上位機。

ARM芯片S3C2440A負責整個(gè)系統的控制，它通過(guò)讀寫(xiě)總線(xiàn)上的地址來(lái)進(jìn)行指令和數據的傳輸以控制FPGA的所有動(dòng)作[1-2].嵌入式Linux內核負責系統任務(wù)的管理并集成TCP/IP協(xié)議，方便實(shí)現網(wǎng)絡(luò )控制功能。

S3C2440A與AX88180以總線(xiàn)方式連接，是通信控制的主體。S3C2440A通過(guò)網(wǎng)絡(luò )驅動(dòng)程序實(shí)現對AX88180內部寄存器編程，以及對以太網(wǎng)數據的發(fā)送和接收，從而完成網(wǎng)絡(luò )與系統之間的數據傳輸。

AX88180與88E1111之間采用RGMII接口方式互連，負責數據傳送底層協(xié)議的實(shí)現。

2.2 數據采集接口設計

系統設計的難點(diǎn)在于數據采集接口的設計，它是數據傳輸的通道，同時(shí)也是連接系統前后端的橋梁。本系統采用S3C2440A和S3C500E配合共同實(shí)現數據的高速采集。

直接內存存取(DMA)作為一種獨立于CPU的后臺批量數據傳輸技術(shù)，以其快速、高效的特點(diǎn)在數據采集領(lǐng)域得到了廣泛的應用。本設計中，S3C2440A采用外部DMA方式采集FPGA內部存儲數據，其接口信號連接如圖2所示。

接口設計的FPGA部分主要包括異步FIFO模塊、復位模塊和數據緩沖模塊組成.異步FIFO模塊主要解決圖像輸出數據頻率和數據采集的頻率不匹配的問(wèn)題，系統采用的異步FIFO寬度為8bits，深度為2048.復位模塊在控制信號的作用下實(shí)現對系統的FIFO的復位控制。

系統采用DMA通道0采集圖像數據。

其中，DREQ0和DACK0分別為DMA的請求和應答信號。FPGA的空信號EMPTY與DREQ0相連，讀請求RDREQ與DACK0相連。 FPGA寫(xiě)時(shí)鐘由圖像輸出位同步信號提供，讀時(shí)鐘由S3C2440A的時(shí)鐘輸出引腳CLKOUT0提供。CLKOUT0根據S3C2440A內部寄存器的設置可以輸出幾種不同的時(shí)鐘頻率。FIFO的讀操作與ARM的DMA操作配合進(jìn)行。系統采用單服務(wù)命令模式的DMA操作，每次傳輸一個(gè)字節數據位。當 DREQ0信號變?yōu)榈碗娖綍r(shí)DMA操作開(kāi)始，每次傳輸一個(gè)字節后產(chǎn)生一個(gè)DACK0應答信號，而且只要DREQ0為低電平DMA操作就繼續進(jìn)行，直到 DMA控制寄存器中的計數器為0，產(chǎn)生DMA中斷。根據上述時(shí)序特點(diǎn)，將FIFO的空信號作為DMA的請求信號DREQ0.當圖像輸出的數據寫(xiě)入FIFO 中時(shí)，空信號跳變?yōu)榈碗娖絾?dòng)DMA操作，同時(shí)以DACK0信號作為FIFO的讀請求。每次DMA操作后產(chǎn)生的應答信號DACK0使FIFO內部的讀指針前移1位指向下次要讀出的數據。F-RESET和H-RESET分別控制FPGA內的幀同步復位和行同步復位，保證系統在每幀信號到來(lái)時(shí)開(kāi)始工作，同時(shí)每采集完一行信號復位FIFO.FIFO輸出數據經(jīng)過(guò)以nGCS4為選通信號的BUFFER后接到ARM的數據總線(xiàn)上。nGCS4是S3C2440A存儲空間中BANK4的片選信號，當S3C2440A對地址范圍0×20000000~0×28000000的存儲空間進(jìn)行讀寫(xiě)操作時(shí)為低電平，其余時(shí)間為高電平，NGCS4作為緩沖模塊的選通信號可以有效地避免數據總線(xiàn)的污染。

2.3 網(wǎng)絡(luò )傳輸接口設計

本設計采用的以太網(wǎng)控制器為臺灣亞信公司推出的一款Non-PCI千兆以太網(wǎng)控制芯片AX88180.其內置1000Mbps以太網(wǎng)媒體存取控制器(MAC);它可以十分方便地實(shí)現與一般16/32位微處理器連接，并且可以像SRAM一樣被訪(fǎng)問(wèn);它有40KBytesSRAM網(wǎng)絡(luò )封包緩存器。它符合 IEEE802.3/IEEE802.3u/IEEE802.3ab協(xié)議，可廣泛應用于各種消費電子和家庭網(wǎng)絡(luò )市場(chǎng)或要求更高的網(wǎng)絡(luò )帶寬連接，如數字媒體、家用網(wǎng)關(guān)及IP電視等。

嵌入式芯片S3C2440A、以太網(wǎng)控制器AX88180及物理層芯片88E1111的接口電路圖如圖3所示。

S3C2440A與AX88180之間采用總線(xiàn)方式相連，地址總線(xiàn)A2~A15、數據總線(xiàn)D0~D31、讀寫(xiě)信號等可以直接連接，AX88180中斷信號與S3C2440A EINT11相連，AX88180的40M~100M時(shí)鐘信號由S3C2440A提供，整個(gè)接口電路無(wú)需外加電路;AX88180與PHY芯片之間采用簡(jiǎn)化千兆比特媒體RGMII接口，信號對應 相連，負責實(shí)現數據傳送底層協(xié)議[5].