Vivado IPI 為 Aurora 設計開(kāi)放 FPGA 共享資源

　　3X4 信道設計

　　假設需要 3 個(gè)四信道設計，如果沒(méi)有共享邏輯特性，您可能要創(chuàng )建 3 個(gè)主機模式的四信道 Aurora 內核，然后對生成的設計進(jìn)行手動(dòng)處理，以獲得最佳的時(shí)鐘資源利用率。如果您能直接實(shí)現同樣的結果呢?您可按圖 3 所示對一個(gè)主機內核和兩個(gè)從機內核進(jìn)行定制，以實(shí)現此目的。

　　而更大尺寸(16 個(gè)或以上)的單信道 Aurora 設計就更加需要共享邏輯。有時(shí)候甚至需要 48 個(gè)單信道獨立雙工鏈路。允許的 Aurora單信道鏈路數量?jì)H受所選器件的可用 GT 資源數量限制。在這種情況下，如果不有效利用共享邏輯特性，很難實(shí)現這類(lèi)系統設計。

　　該設計覆蓋 12 個(gè) Guad，因此需要 2*12 個(gè)差分時(shí)鐘資源，從電路板設計角度看，這實(shí)在是項令人生畏的艱巨任務(wù)。您可利用“12 條單信道設計”案例中所提到的技術(shù)方法，減少整個(gè)系統的差分時(shí)鐘和 MMCM 需求(參見(jiàn)表 5)。

　　非對稱(chēng)信道和其它定制優(yōu)化

　　在視頻投影機這樣的設備中，主流數據以高吞吐量單方向流動(dòng)，而吞吐量較低的反向通道則用來(lái)傳輸輔助或控制信息。在此類(lèi)應用設備中，采用全面的雙工鏈路意味著(zhù)使用更少的帶寬，本質(zhì)上會(huì )降低系統設計的投資回報率。這種問(wèn)題的理想解決方案是：如圖 4 所示，采用非對稱(chēng)的鏈路寬度以及最優(yōu)的 GT 資源利用率，其中，具有較高吞吐量的數據流方向上的信道數量要多于具有較低吞吐量的數據流方向上的信道數量。

　　圖 3–面向 3 個(gè)連續 Guad 上四信道 Aurora 設計的“1 個(gè)主機和 2 個(gè)從機”配置

　　由于 Aurora 內核中現有的數據流模式(單工/雙工)，目前只能以相同的 TX 和 RX 信道數量來(lái)配置內核。要想使兩個(gè)方向的信道數量不同，您需要為每個(gè)方向生成兩個(gè) Aurora 單工內核。賽靈思應用指南 1227，“采用 Aurora 64B/66B IP 核的非對稱(chēng)信道設計” (XAPP1227) 中介紹了在 7 系列 FPGA 上構建非對稱(chēng)信道設計的方法。

　　另外一個(gè)有用的設計策略是 BUFG 資源優(yōu)化。通常，為了實(shí)現在相同或不同線(xiàn)路速率下工作的多個(gè) Aurora 內核，系統設計人員需要知道器件具體的時(shí)鐘要求和限制。要想實(shí)現很多條 Aurora 鏈路，就需要為每條鏈路生成時(shí)鐘。節約時(shí)鐘資源會(huì )提高系統的性?xún)r(jià)比。如果系統設計具有多個(gè)模塊，而且時(shí)鐘資源 (BUFG) 緊張，那么應考慮用 BUFR/BUFH 代替 BUFG。建議您使用相同類(lèi)型的緩沖器驅動(dòng) GT 內核的兩個(gè) TX 路徑用戶(hù)時(shí)鐘。

　　表 4–3 個(gè)四信道設計的最優(yōu)信道選擇

　　圖 4–用 Aurora 實(shí)現跨鏈路的非對稱(chēng)數據傳輸

　　7 系列 Aurora 內核需要一個(gè)額外的動(dòng)態(tài)重配置端口 (DRP) 時(shí)鐘輸入，否則將需要使用一個(gè) BUFG。如果 Aurora 的自由運行時(shí)鐘頻率選定在允許的 DRP 時(shí)鐘范圍內，那么 Aurora 輸出的自由運行時(shí)鐘可以重復使用并連接回到 DRP 時(shí)鐘。這樣您可節省所生成設計中的 BUFG 數量。

　　在為多個(gè) Aurora 設計選擇線(xiàn)路速率時(shí)，您應記?。?/p>

　　如果線(xiàn)路速率是整數倍數，便于時(shí)鐘推導和在多條鏈路之間共享，這樣您就可共享時(shí)鐘資源。如果將共享邏輯特性延伸到諧波線(xiàn)路速率，您就可以通過(guò)少量的額外時(shí)鐘分頻器為從機 Aurora 內核生成所需的輸入頻率。

　　未來(lái)機遇

　　Aurora 具有很高的靈活性，可用來(lái)創(chuàng )建多種系統配置和應用。在賽靈思 Vivado IP Integrator 這樣的強大工具幫助下，較高的設計輸入生產(chǎn)力和系統級資源共享正在加速 All Programmable 應用領(lǐng)域的創(chuàng )新。憑借賽靈思 UltraScale 架構，具備更多 GT 通道的器件可受益于更強的 GT 線(xiàn)路速率支持，因此能夠實(shí)現更多的設計可能性和更高的資源利用率。

　　表 5–在 48 條單信道設計中使用共享邏輯特性所實(shí)現的資源優(yōu)勢

　　如需評估 Aurora 內核，敬請查看IP Catalog、IPI 和 Aurora 產(chǎn)品 Web 頁(yè)面：http://china.xilinx.com/products/design_resources/conn_ central/grouping/aurora.htm.