一種基于MCU+FPGA的LED大屏幕控制系統的設計
該模塊采用VHDL有限狀態(tài)機來(lái)實(shí)現,整個(gè)控制分為4個(gè)狀態(tài),其狀態(tài)轉換圖如圖5所示。其工作過(guò)程如下:系統開(kāi)機進(jìn)入初始狀態(tài)ST0,單片機的寫(xiě)入使能端E為低電平,單片機從EEPROM中讀取數據并把數據寫(xiě)入到SRAM1,同時(shí)FPGA讀取SRAM2中的數據;當單片機數據寫(xiě)完一屏數據后E變?yōu)楦唠娖?,?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA從SRAM2中讀完數據、結束信號READ_END為低電平時(shí),進(jìn)入ST1狀態(tài)。
在ST1狀態(tài)下,若沒(méi)有新的數據寫(xiě)入則E保持高電平,FPGA讀取SRAM1的數據,為靜態(tài)顯示;只有當單片機的讀入控制信號E為低電平且READ_END為低電平時(shí),進(jìn)入ST2狀態(tài)。在ST2狀態(tài)下,單片機把數據寫(xiě)入SRAM2,同時(shí)FPGA讀取SRAM1的數據,單片機數據寫(xiě)完后E變?yōu)楦唠娖?,當FPGA一屏數據讀完后READ_END為低電平,進(jìn)入ST3狀態(tài)。在ST3狀態(tài)下,如果沒(méi)有新數據寫(xiě)入E為高電平,FPGA讀取SRAM2中的數據。當單片機有新的數據寫(xiě)入時(shí)E變?yōu)榈碗娖?,當FPGA一屏數據讀完后READ_END為低電平時(shí),重新進(jìn)入ST0狀態(tài)。通過(guò)這種周而復始的交替工作完成數據的寫(xiě)入與讀取,其端口程序如下:
ENTITY WRITEREAD_SEL IS
PORT(
REST:IN STD_LOGIC;
CLK:IN STD_LOGIC;
E:IN STD_LOGIC; 勃駁テ機寫(xiě)入標記
WR:IN STD_LOGIC;勃駁テ機寫(xiě)控制信號
ADDR_WR:IN STD_LOGIC_VECTOR(15 DOWNTO 0);勃駁テ機寫(xiě)地址信號
ADDR_RD:IN STD_LOGIC_VECTOR(15 DOWNTO 0);勃捕戀刂沸藕
DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);勃駁テ機寫(xiě)入數據
READ_END:IN STD_LOGIC;勃捕烈黃潦據結束標記
D1,D2:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);勃SRAM數據
AD1,AD2:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);勃SRAM地址
WR1,WR2:OUT STD_LOGIC;勃SRAM的寫(xiě)控制信號
OE1,OE2:OUT STD_LOGIC; 勃SRAM的讀控制信號
DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));勃彩涑鍪據
END ENTITY WRITEREAD_SEL;
3.3 讀地址發(fā)生器
讀地址發(fā)生器主要產(chǎn)生外部緩存器SRAM1(SRAM2)的讀地址信號,使系統能正確地從存儲器中讀取相應的顯示數據。其地址最高位為0,其余地址分別為行地址(hang[30])、列地址(lie[60])、分區地址(qu[30])15位有效地址信號。在16個(gè)脈沖周期內讀出在SRAM1(SRAM2)中的16字節數據,其部分VHDL源程序如下:
ENTITY addressIS
PORT(
RDCLK:IN STD_LOGIC;勃捕戀刂肥敝有藕
CLR,ADDR_EN:IN STD_LOGIC;勃睬辶慵笆鼓蕓刂菩藕
READ_END:OUT STD_LOGIC;勃慘黃潦據讀完信號
ADDR_RD:OUT STD_LOGIC_VECTOR(15 DOWNTO 0));勃膊生的讀地址信號
END ENTITY address;
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