基于A(yíng)D7266的多路2Ms／s同步采樣A／D模塊的設計

最大轉換時(shí)間TCONVERT為14×TSCLK，在電源5V、時(shí)鐘32MHz條件下轉換時(shí)間為437．5ns。精確控制CS*與SCLK的時(shí)序，從串行數字接口獲得轉換后的數據，時(shí)序見(jiàn)圖4。

設計中用一根輸出線(xiàn)讀取兩個(gè)ADC數據。共需32個(gè)時(shí)鐘脈沖：其中A通道2個(gè)零標記頭、12位數據、2個(gè)零尾標記(計16位)；B通道2個(gè)零標記頭、數據12位、2個(gè)零尾標記(計16位)。一根輸出線(xiàn)讀取兩個(gè)ADC數據時(shí)序的見(jiàn)圖5。

3．3 數據接口設計
串行數據在時(shí)序控制下輸出轉換為并行數據送存儲器緩存，數據接口為兼容的高速串行接口SPI／QSPI／MICROWIRE／DSP或由CPLD構成的接口。如圖2所示，本設計中采用CPLD實(shí)現接口的設計。串行數據經(jīng)串行／并行轉換后輸出到FIFO進(jìn)行緩存。
模塊的接口為PCI總線(xiàn)，由接口橋電路PCI9052實(shí)現。數據可用中斷或查詢(xún)方式進(jìn)行單組或批傳送。PCI9052采用非復用、單周期讀／寫(xiě)模式。
3．4 抗干擾設計
為減少高頻干擾，在制作電路板時(shí)應盡量采用多層板，在中間加上地線(xiàn)層和電源層。另外，由于采樣時(shí)鐘的相位抖動(dòng)會(huì )對AD產(chǎn)生相當于模擬輸入正弦波所產(chǎn)生的影響，而時(shí)鐘輸入對AD7266來(lái)說(shuō)相當于一個(gè)模擬輸入，因此應當盡量選擇低抖動(dòng)晶體振蕩器。采用高頻時(shí)鐘經(jīng)分頻后獲得需要的時(shí)鐘信號效果較好，并將時(shí)鐘電路與系統模擬電路、數字電路相隔離，以防止其產(chǎn)生噪聲。數字端電源、模擬端電源、數字端電源地和模擬端電源地增加電容網(wǎng)絡(luò )，該電容網(wǎng)的作用有三個(gè)：其一是與內部參考放大器一起在大頻率范圍下提供一個(gè)低阻抗源以驅動(dòng)A／D內部電路；其二是提供運放動(dòng)態(tài)需要的補償；其三是限制由參考電源產(chǎn)生的噪聲干擾。
采用直流耦合差分輸入的電路。在這種模式下，直流輸入將上升到相對參考電壓對稱(chēng)擺動(dòng)的點(diǎn)上。電路把兩個(gè)放大器配置為一個(gè)對稱(chēng)單元以形成差分放大器。放大器的差分驅動(dòng)電路可以把一個(gè)以地為參考電壓的單端信號轉換為一個(gè)以AD的VREF管腳電壓為中心的二倍的差分信號。單端輸入信號接到不同放大器的兩個(gè)相反的輸入端上可以驅動(dòng)差分放大器，放大器可選用雙通道放大器AD8056。通常為保護AD7266不受過(guò)電壓的影響，應當在放大器的輸出端和AD的輸入之間加一個(gè)接地二極管。如果放大器和AD7266用同樣的正電源，AD就不會(huì )受到過(guò)電壓的影響。這種電路應當是最佳選擇，為信號穩定變換提供保障。

4 結束語(yǔ)
本設計充分體現A／D采集模塊的特點(diǎn)，整個(gè)設計結構緊湊、性能穩定、抗干擾能力強，并且適用于各種工業(yè)控制場(chǎng)合。設計上此模塊可實(shí)現四路一組的高速同步采樣及多組2Msps的采樣吞吐量。應用DSP高速處理器進(jìn)行數據處理，可以很容易地實(shí)現實(shí)時(shí)諧波分析功能，且系統運行穩定性和所能達到的精確度均優(yōu)于傳統的以微控制器為核心所構成的系統。