基于DDS+PLL的X―Band信號源設計

2．1 通信控制單元
通信控制單元采用現場(chǎng)可編程門(mén)陣列(FPGA)編程實(shí)現。FPGA具有集成度高，數據處理速度快，系統結構設計靈活等特點(diǎn)，可以根據需要通過(guò)布局布線(xiàn)工具對其內部進(jìn)行編程，將電路集成在一個(gè)芯片上，在最短的時(shí)間內設計出專(zhuān)用系統。
FPGA通過(guò)RS 232與上位機通信，通信接口采用MAX 232實(shí)現電平轉換，在數據接收端將±10 V電平信號轉換為FPGA兼容的TTL電平，在數據發(fā)送端將TTL電平轉換為±10 V電平信號，滿(mǎn)足標準RS 232接口的電平要求。
2．2 中頻信號電路
中頻信號電路采用數字鎖相環(huán)實(shí)現，100 MHz晶振經(jīng)過(guò)FPGA分頻電路生成4 MHz的基準頻率作為PLL1的參考頻率fPD1，鎖相環(huán)PLL1的分頻比N=7，輸出信號濾波后產(chǎn)生項目要求的28 MHz中頻。中頻信號電路原理如圖3所示。

2．3 X波段變頻源
X波段變頻源采用DDS驅動(dòng)PLL結構的寬帶頻率源設計，電路原理如圖4所示。

DDS選用AD9854芯片，內置48位相位累加器，并且具有兩個(gè)內部的高速高性能D／A轉換器，通過(guò)對外部參考時(shí)鐘倍頻，其內部時(shí)鐘可達到300 MHz，可以很方便地產(chǎn)生低頻的參考信號，并且具有較好的動(dòng)態(tài)性能。
DDS的各種讀／寫(xiě)及控制信號由FPGA提供，為了使DDS和FPGA之間的系統時(shí)鐘同步，它們的外部參考時(shí)鐘fref由同一個(gè)100 MHz的溫補晶振提供。DDS輸出的信號頻率fDDS由FPGA寫(xiě)入的頻率控制字控制，鎖相環(huán)PLL的參考信號由DDS的輸出信號驅動(dòng)，VCO的輸出頻率由PLL芯片的電荷泵CP輸出端控制，通過(guò)對VCO輸出的信號進(jìn)行倍頻得到X波段f0輸出信號。
PLL模塊選用ADF4106寬帶數字鎖相環(huán)芯片，ADF4106由低噪聲鑒頻鑒相器、高精度電荷泵、可編程參考時(shí)鐘分頻器、可編程雙模預分頻器構成，其帶寬可以達到6 GHz，具有較短的頻率建立時(shí)間和較低的相位噪聲，選擇低相位噪聲的數字鎖相環(huán)有助于保證整機的低相噪性能。
采用的PLL芯片具有一個(gè)雙模預置分頻器，可產(chǎn)生大分頻比，這就使頻率綜合器在輸出較高頻率信號的同時(shí)仍保持較高的頻率分辨率。
VCO輸出信號的頻率和DDS輸出信號的頻率間的關(guān)系為：

從式(3)可以看出，采用DDS模塊后的輸出信號具有比傳統結構更高的頻率分辨率。
環(huán)路濾波器選用AD820運算放大器進(jìn)行環(huán)路濾波器的設計與實(shí)現，使用ADISimPLL軟件計算環(huán)路濾波器各元器件的參數。