基于DM642的實(shí)時(shí)多協(xié)議轉換器設計
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2 硬件設計
本系統采用如圖3所示的DM642+FPGA的設計方式，實(shí)現了雙通道RS 232總線(xiàn)、雙通道ARINC429，單通道雙冗余1553B總線(xiàn)以及LAN總線(xiàn)的通信。DM642為T(mén)I公司的C6000系列高速DSP，其主頻最高可達720 MHz，數據處理能力達4 800 MIPS，其收發(fā)通道獨立的EMAC和MDIO可以很好的支持10 Mb／s和100 Mb／s以太網(wǎng)。DM642還擴展32 MB SDRAM和8 MB FLASH，用于緩存數據和存儲協(xié)議。FPGA選擇Altera公司的EP3C55F4 84，其LE單元、儲存單元、可用I／O均比較豐富。DM642實(shí)現以太網(wǎng)接口，控制系統并完成協(xié)議的編解碼。FPGA中的總線(xiàn)單元實(shí)現RS 232等總線(xiàn)的物理層收發(fā)，總線(xiàn)管理單元協(xié)調DM642與各總線(xiàn)單元間的通信。采用專(zhuān)業(yè)芯片實(shí)現各總線(xiàn)的電氣轉換。本文引用地址：http://dyxdggzs.com/article/194140.htm
總線(xiàn)管理單元管理各總線(xiàn)，并協(xié)調各總線(xiàn)與DM642的通信。為防止總線(xiàn)沖突，總線(xiàn)管理單元中記錄DM642及RS 232等總線(xiàn)單元的工作狀態(tài)。1553B總線(xiàn)與RS 232總線(xiàn)和ARINC429總線(xiàn)不同，其收發(fā)是相關(guān)的，無(wú)論其收發(fā)數據時(shí)，總線(xiàn)管理單元都視其被占用。當DM642處理高優(yōu)先級協(xié)議時(shí)，總線(xiàn)管理單元將對DM642屏蔽低優(yōu)先級協(xié)議產(chǎn)生的中斷，直至DM642完成相應數據處理。對為了防止總線(xiàn)被“鎖死”，總線(xiàn)管理單元對超過(guò)一定時(shí)長(cháng)處于忙狀態(tài)而未被使用的總線(xiàn)復位，并對DM642產(chǎn)生總線(xiàn)異常中斷。
每個(gè)總線(xiàn)單元都采用如圖4所示的結構，“總線(xiàn)收發(fā)”實(shí)現相應總線(xiàn)物理層收發(fā)。在總線(xiàn)單元中實(shí)現8個(gè)幀頭識別單元和一個(gè)幀尾識別單元，實(shí)時(shí)匹配和提取協(xié)議。幀頭識別單元記錄有高優(yōu)先級協(xié)議的幀頭、幀尾、幀長(cháng)等信息，DM642在識別出低優(yōu)先級協(xié)議后，將該協(xié)議的幀尾、幀長(cháng)等信息寫(xiě)入幀尾識別單元。無(wú)論是DM642還是任一幀頭幀尾識別單元協(xié)議匹配成功后，幀頭幀尾識別管理單元都將使其它幀頭幀尾識別單元處于非工作狀態(tài)，在該幀頭幀尾識別單元根據幀尾或幀長(cháng)提取完協(xié)議后，其它幀頭幀尾識別單元將再次使能。幀頭幀尾識別管理單元在識別出協(xié)議和完成協(xié)議提取時(shí)，將向總線(xiàn)管理單元產(chǎn)生不同中斷?？偩€(xiàn)發(fā)送FIFO由非空變?yōu)榭?，也產(chǎn)生發(fā)送完成中斷。
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