嵌入式邏輯分析儀在FPGA時(shí)序匹配設計中的應用

引言

隨著(zhù)FPGA器件規模的不斷增加、封裝密度不斷提高，傳統邏輯分析儀在FPGA板級調試中的應用日益困難。

為此，主流FPGA廠(chǎng)商相繼在其開(kāi)發(fā)工具中增加了嵌入式邏輯分析儀(ELA) IP軟核，如Lattice在ispLEVER中提供的ispTRACY，Xilinx在ISE中提供的ChipScopePro，Altera在Quartus II提供中的Signal Tap II等。ELA在FPGA內部預先設計探測點(diǎn)和測試邏輯，可在軟件工具的配合下對FPGA設計進(jìn)行較全面的測試。采用ELA，只需用JTAG下載電纜連接待調試的FPGA器件，占用FPGA的部分邏輯資源和內部存儲器資源，無(wú)需傳統的邏輯分析儀就可以觀(guān)察FPGA的內部信號和I/O引腳的狀態(tài)。

以我們開(kāi)發(fā)的全彩LED同步顯示控制系統為例，該系統包括采集、傳輸、接收等模塊，FPGA為Altera Cyclone系列PQFP封裝的EP1C6Q240C8，邏輯單元(LE)數量為5980個(gè)，RAM大小為92160 bit。使用Quartus II軟件首次對設計文件進(jìn)行綜合布局和布線(xiàn)，將布線(xiàn)好的工程下載到FPGA板上運行時(shí)，全彩LED屏顯示效果非常差，圖像閃爍且左右移動(dòng)。根據Quartus II編譯報告可以看出，該工程消耗的器件資源僅為26%，但是卻占用了90%的引腳，留給外部測試的引腳僅為10%，使得利用Quartus II內部集成軟件測試的優(yōu)勢得以體現。為了找出設計缺陷，采用Signal Tap II采集到FPGA內各個(gè)關(guān)鍵信號的波形，根據波形找出原因在于LED顯示屏接收板中的數據信號較控制信號形成了延時(shí)，造成了時(shí)序不匹配。

本文介紹的FPGA時(shí)序匹配設計方法，利用Quartus II軟件中的Signal Tap II采集FPGA內部信號波形，通過(guò)比較分析采集的數據，可得出精確的延時(shí)信息。在Signal Tap II時(shí)序測試結果的指導下改進(jìn)了設計，經(jīng)實(shí)際電路的波形測試證明，LED顯示屏接收板中的數據信號與控制信號時(shí)序匹配良好。

Signal Tap II

Signal Tap II是Altera公司FPGA開(kāi)發(fā)軟件Quartus II中的一個(gè)實(shí)用工具，能夠捕獲、顯示FPGA內部節點(diǎn)或I/O引腳實(shí)時(shí)信號的狀態(tài)，幫助設計者在系統設計時(shí)觀(guān)察硬件和軟件的交互作用。

圖1為Signal Tap II嵌入式邏輯分析儀采集數據的原理框圖。其中CLK(采樣時(shí)鐘)和Trigger(觸發(fā)邏輯)可以根據需要設定。在Signal Tap II工作時(shí)，待測試信號在CLK的上升沿被嵌入式邏輯分析儀實(shí)時(shí)捕獲，經(jīng)FPGA內部的RAM緩存后，通過(guò)JTAG接口傳送至Quratus II軟件中顯示。其中，RAM緩存方式有連續存儲和分段存儲。JTAG接口用的下載電纜包括USB Blaster、ByteBlasterMV、ByteBlaster II或MasterBlaster等。這些在Signal Tap II工作窗口可以靈活設置。

嵌入式邏輯分析儀捕獲數據的流程如圖2所示。首先判斷時(shí)鐘的上升沿是否滿(mǎn)足，不滿(mǎn)足繼續等待時(shí)鐘，滿(mǎn)足先捕獲前觸發(fā)數據，觸發(fā)級別滿(mǎn)足后，捕獲后觸發(fā)數據，然后清除數據，結束該捕獲流程。其中Signal Tap II最多可支持10級觸發(fā)級別。觸發(fā)級別高意味著(zhù)可接收更復雜的數據獲取命令，提供更高的精度和問(wèn)題解決能力。

使用Signal Tap II設計時(shí)序匹配電路

延時(shí)的產(chǎn)生

在LED全彩大屏同步顯示控制系統中，針對占空比控制亮度損失大的問(wèn)題，在顯示驅動(dòng)控制模塊設計中采用了分場(chǎng)疊加與占空比控制相結合的方法對存儲的圖像數據進(jìn)行分場(chǎng)掃描，實(shí)現了低亮度損失、800×512分辨率、256級灰度LED全彩大屏的顯示。其中，“分場(chǎng)疊加”是指：前端將一幅彩色圖像的數據按灰度級分解為多個(gè)位平面，終端根據不同位平面數據掃描不同的場(chǎng)次，在有限時(shí)間內實(shí)現各場(chǎng)次的疊加，從而在LED全彩大屏上重建彩色圖像。

圖3為位面分離模塊在Quartus II軟件中生成的引腳圖。其中RGBdin[23..0]為輸入的顏色數據(R、G、B三種顏色各八位)，clkin156為輸入數據時(shí)鐘， clk_after85pc為延時(shí)后的使能信號，rst_bit_regroup為移位寄存器的復位信號，rst_mux為顏色位選擇器的復位信號， rgb_regroup_output[23..0]是經(jīng)過(guò)數據重組后輸出的數據。

“位面分離模塊”實(shí)現“分場(chǎng)存儲”功能，即將每個(gè)顏色的8比特數據(以256級灰度為例)按灰度級分類(lèi)，分別存入存儲器的8個(gè)數據段中。位平面的分離需要時(shí)間，將帶來(lái)系統延時(shí)。圖4為利用Signal Tap II采集的輸入數據RGBdin[23..16]和輸出數據rgb_regroup_output[23..16]的波形關(guān)系。其中采樣時(shí)鐘設置為 clk38 (CRT顯示器分辨率為800×600，刷新頻率為60Hz，輸出的點(diǎn)時(shí)鐘為38MHz)，采樣深度設置為4K bit，則Signal Tap II采集波形時(shí)占用了16×4K=64K bit個(gè)存儲單元。

由圖4 (黑色亮線(xiàn))可以看出，輸出數據在第9個(gè)時(shí)鐘(clk38)時(shí)由FF(高阻)變成有效數據。該模塊的輸出數據是送到外部存儲器中進(jìn)行緩存的，存儲器的寫(xiě)使能信號為輸入數據的數據有效信號。由于該數據延時(shí)了9個(gè)clk38時(shí)鐘，存儲器的寫(xiě)使能控制信號也應延時(shí)9個(gè)clk38時(shí)鐘生效。

時(shí)序匹配設計及測試波形

基于D觸發(fā)器的延時(shí)功能，設計了如圖5所示的時(shí)序匹配模塊，解決了上述位面分離操作與寫(xiě)存儲器控制信號的時(shí)序匹配問(wèn)題。圖5中，flag為數據的有效信號標志，高電平時(shí)數據輸出有效;Clk156為點(diǎn)時(shí)鐘38MHz的四倍頻時(shí)鐘，Flag_delay8和flag_delay9分別是flag延時(shí)8 個(gè)clk38時(shí)鐘和9個(gè)clk38時(shí)鐘的新的數據有效信號標志。

根據理論計算，一個(gè)D觸發(fā)器會(huì )帶來(lái)一個(gè)clk156的時(shí)鐘的延時(shí)，那么要延時(shí)9個(gè)clk38的時(shí)鐘必須使用36個(gè)D觸發(fā)器。實(shí)際上，D觸發(fā)器固定的建立時(shí)間、保持時(shí)間，也會(huì )帶來(lái)系統延時(shí)。根據Signal Tap II采集的波形對D觸發(fā)器的個(gè)數進(jìn)行適當的刪減，達到了精確的9個(gè)clk38時(shí)鐘的延時(shí)，最后的時(shí)序匹配模塊由34個(gè)D觸發(fā)器構成。

圖6為時(shí)序匹配模塊的內部框圖。D觸發(fā)器D端口接flag，clk端口接clk156，第30個(gè)和第34個(gè)D觸發(fā)器Q端口分別連接 Flag_delay8和flag_delay9。該時(shí)序匹配模塊采用四倍于clk38的clk156作為驅動(dòng)時(shí)鐘，以確保延時(shí)信號的相位延時(shí)足夠精確。

圖7為Signal Tap II采集時(shí)序匹配模塊的波形輸出。其采樣時(shí)鐘為38MHz，采樣深度為4K bit。rgb_regroup_output[23..0]為位面分離后紅色輸出的數據?？梢钥闯?，輸出數據在flag_delay9的上升沿開(kāi)始由 FFh(高阻)變成有效數據00h，達到了數據和控制信號的完全同步。

性能分析

把該時(shí)序匹配模塊加入工程，重新綜合布局布線(xiàn)，下載到全彩LED大屏同步顯示控制系統的接收板上，Quartus II編譯報告中除了占用部分內部存儲器資源和LE資源，其它的(如I/O引腳的利用率)都沒(méi)有變化。觀(guān)察LED大屏顯示效果，圖像清晰穩定，證明了該時(shí)序匹配模塊的可行性。

該時(shí)序匹配模塊僅為L(cháng)ED同步顯示控制系統中一個(gè)最簡(jiǎn)單的模塊，用于示例說(shuō)明嵌入式邏輯分析儀Signal Tap II在FPGA時(shí)序匹配設計中的應用方法。應用Signal Tap II還能解決各種各樣的問(wèn)題，如外部存儲器的雙向數據口的實(shí)時(shí)波形檢測、驅動(dòng)模塊的并串轉換波形等。使用Signal Tap II有如下優(yōu)點(diǎn)：

不占用額外的I/O引腳。利用Signal Tap II成功的采集了FPGA內部信號的波形，如flag,flag_delay8,flag_delay9等都為FPGA內部寄存器信號。

Signal Tap II為硬件板級調試工具，它采集的波形是工程下載后的實(shí)時(shí)波形，方便設計者查找引起設計缺陷的原因。

節約成本。Signal Tap II集成在Quartus II軟件中，無(wú)需另外付費。

使用Signal Tap II時(shí)應注意：

用Signal Tap II 采集數據時(shí)，應符合采樣定律，即采樣頻率必須是信號最大頻率的兩倍或更高，否則采集到的波形會(huì )失真或者是一條全低的直線(xiàn)。

采樣深度決定了每個(gè)信號可存儲的采樣數目，信號的數量和采樣深度的乘積不能超過(guò)所選FPGA芯片內部RAM的大小，添加待觀(guān)察信號、設置了采樣深度后，可以根據Signal Tap II的Instance Manager 窗口觀(guān)察內部存儲資源的使用情況。如果觀(guān)察的信號數量多，采樣深度設置受到限制，此時(shí)靈活設置觸發(fā)條件相當必要。圖4和圖7采集的波形都是以設置 RGBdin[23..16]為00h為觸發(fā)條件，如圖4，7中的虛線(xiàn)所示。

Signal Tap II必須工作在JTAG方式，調試完成后應將Signal Tap II文件移除，以免浪費FPGA資源。

結語(yǔ)

時(shí)序匹配是FPGA電路設計中的一個(gè)重要問(wèn)題，介紹了一種應用嵌入式邏輯分析儀Signal Tap II捕獲FPGA內部信號波形的方法，通過(guò)比較分析采集的數據，可得出精確的延時(shí)信息，指導FPGA時(shí)序匹配的設計。

以L(fǎng)ED全彩大屏同步顯示控制系統中顯示驅動(dòng)控制部分的位面分離模塊為例，在嵌入式邏輯分析儀Signal Tap II的時(shí)序測試結果的指導下，設計一個(gè)由34個(gè)D觸發(fā)器構成的時(shí)序匹配模塊，經(jīng)實(shí)際電路的波形測試證明，信號時(shí)序匹配良好。