一種X波段低相噪跳頻源的設計
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(6)體積?。?4引腳4×4mm SMT封裝。
3．2 環(huán)路濾波器的設計
環(huán)路濾波器設計是鎖相環(huán)設計的關(guān)鍵部分。環(huán)路濾波器處于鑒相器和VCO之間，可以濾除來(lái)自晶振的噪聲，鑒相器本身的輸出噪聲和載頻分量，濾除雜散，還可以濾除來(lái)自VCO的噪聲，但最重要的是建立起環(huán)路的動(dòng)態(tài)特性。
濾波器設計時(shí)帶寬需要折中考慮。帶寬小，呵降低近端相噪，環(huán)路鎖定時(shí)間長(cháng)。帶寬大，環(huán)路鎖定時(shí)間短，但會(huì )引入參考雜散。本設計借助于Hittite PLL Design設計濾波器。該軟件是Hittite公司推出的鎖相環(huán)輔助設計軟件，可以仿真鎖相環(huán)的相噪特性、環(huán)路特性等?？赏ㄟ^(guò)修改環(huán)路帶寬、相位裕量、零極點(diǎn)等來(lái)修改各參數值。本系統采用四階有源濾波器。電路如圖2所示。本文引用地址：http://dyxdggzs.com/article/193338.htm
其中Cb=100 nF；Rb1=Rb2=1 kΩ；C1=150 pF；C2=3．3 nF，R2=510 Ω，C3=68 pF；R3=510 Ω，C4=15 pF；R4=1．5 kΩ。此時(shí)的環(huán)路帶寬280 kHz，相位裕度為60°。
3．3 電路設計與軟件實(shí)現
本跳頻源輸出X波段頻率，電路基板采用ROGERS 4350B (介電常數3．48，厚度0．508 mm)，各部分電路必須具有良好隔離和屏蔽。整個(gè)電路放在鋁腔體中，以保證內部和外部的電磁隔離。腔體分為上下兩層。鎖相環(huán)電路放在上層。電源板和控制電路放在下層。為了獲得好的相噪指標，對系統的供電設計要特別注意。系統供電包括+15V、+5 V和+3．3 V。+15 V、+5 V由電源板經(jīng)過(guò)濾波后直接給鎖相環(huán)電路供電。+3.3 V由+5 V經(jīng)LDO產(chǎn)生。各+5 V電源之間用磁珠進(jìn)行隔離，各+3．3 V電源間也果用磁珠進(jìn)行隔離。
HMC704寄存器較多，配置起來(lái)比較復雜，是設計難點(diǎn)之一。我們采用Altera公司的FPCAEP1C3T14417對HMC704進(jìn)行配置。通過(guò)SPI串口用開(kāi)放模式配置，可以減少配置時(shí)間，進(jìn)一步減小跳頻時(shí)間。利用SCLK上升沿將數據、寄存器地址、芯片地址碼依次通過(guò)SDI送給PLL內部的移位寄存器后，令SEN變?yōu)楦唠娖綄⒁莆患拇嫫髦械臄祿嬷料鄳i存器中，鎖相環(huán)進(jìn)入相應頻率鎖定過(guò)程。跳頻時(shí)，改變頻點(diǎn)只用改變N整數寄存器和N小數寄存器即可。
4 測試結果與結論
采用Agilent頻譜儀N9030A和信號源分析儀E5052B分別對該跳頻源的雜散、相噪和跳頻時(shí)間進(jìn)行測試。相位噪聲測試曲線(xiàn)如圖3所示，測試頻率為10．47 GHz，相噪指標為-96dBc／Hz@1kHz；雜散測試如圖4、圖5所示，測試頻率為10．44 GHz，圖4為近端雜散、圖5為遠端雜散。雜散優(yōu)于-70dBc。跳頻時(shí)間測試的是9．9 GHz到10．93 GHz的跳頻時(shí)間，約為36 μs。
該跳頻源高于指標要求，體積為60x40×19mm3，且性能穩定可靠。該設計方案可應用于同類(lèi)型的頻率頻率源設計。
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