基于Matlab/DSP Builder多波形信號發(fā)生器的設計

　　在Simulink中進(jìn)行的仿真是屬于系統驗證性質(zhì)的，是對MDL文件進(jìn)行的仿真，并沒(méi)有對生成的VHDL代碼進(jìn)行過(guò)仿真。事實(shí)上，生成VHDL描述的是 RTL級的，是針對具體的硬件結構的，而在Matlab的Simulink中的模型仿真是算法級的，兩者之間有可能存在軟件理解上的差異。轉換后的 VHDL代碼實(shí)現可能與MDL模型描述的情況不完全相符。這就需要針對生成的RTL級VHDL代碼進(jìn)行功能仿真。為此利用ModelSim對多波信號發(fā)生器進(jìn)行RTL級進(jìn)行仿真，以驗證多波信號發(fā)生器設計的正確性，其仿真波形如圖2所示，由此可以看出其設計是正確的[3]。

　　4、多波信號發(fā)生器的頂層設計及仿真結果

　　整體電路采用原理圖描述和VHDL語(yǔ)言相結合的方式構成，在Quartus II軟件中實(shí)現綜合及仿真。頂層原理圖如圖3所示，為了達到輸出信號的有選擇的目的，設計了一個(gè)多路選擇順，該多路選擇器的采用VHDL語(yǔ)言描述，其源代碼如下：
library ieee;
use ieee.std_logic_1164.all;
entity test4 is
port(d1,d2,d3,d4: in std_logic_vector(7 downto 0);
sel: in bit_vector(1 downto 0);
q: out std_logic_vector(7 downto 0));
end test4;
architecture rtl of test4 is
begin
process(d1,d2,d3,d4,sel)

begin
case sel is
when 00 => q = d1;
when 01 => q = d2;
when 10 => q = d3;
when 11 => q = d4;
end case;

　　 end process;
end rtl;

　　經(jīng)過(guò)Quartus II的綜合與仿真，結果表明，能夠實(shí)現多種波形信號的功能。圖4是Quartus II的仿真波形。

　　5 結語(yǔ)

　　經(jīng)過(guò)Quartus II仿真正確后，即可將項目編譯生成的編程文件下載到FPGA器件中，完成器件編程，經(jīng)測試表明，電路實(shí)際工作的結果與仿真時(shí)的結果一致，達到了設計要求。

　　本文作者創(chuàng )新點(diǎn)在整個(gè)多波形信號發(fā)生器的設計過(guò)程中，充分利用了Matlab強大的數學(xué)計算功能來(lái)保證FPGA的設計的正確性，使整個(gè)設計非常簡(jiǎn)單，修改靈活。設計者不至于陷于復雜的VHDL 語(yǔ)言編程，只要在Matlab下建立系統模型，然后對各個(gè)模塊的基本參數進(jìn)行簡(jiǎn)單設置就可以實(shí)現復雜電子系統的設計。