基于DDS技術(shù)的多路同步信號源的設計
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用相位累加器輸出的數據作為波形存儲器的取樣地址，進(jìn)行波形的相位一幅碼轉換，即可在給定的時(shí)間上確定輸出的波形的抽樣幅碼。本設計利用FPGA資源，構造一個(gè)10位的ROM進(jìn)行數據的存儲和轉換。本文引用地址：http://dyxdggzs.com/article/192052.htm
ROM可利用Quartus的插件管理程序Megawiz-ard plug-in manager容易獲得，這里給出正弦波形數據生成的C程序，來(lái)生成ROM存儲的數據。要想生成其他波形的數據，只需要簡(jiǎn)單修改其中的波形表達式即可。
3 仿真與調試
本設計在Quartus Ⅱ中進(jìn)行分析和綜合后，得到該相位可調多輸出DDS的結構如圖6所示。
在Quartus Ⅱ中，輸入控制信號：Fo=100 MHz，fword=50，pword=35，進(jìn)行仿真，其仿真結果如圖7所示。在Quartus中生成的仿真數據經(jīng)過(guò)驗證完全正確，得到了同頻和可調相的三個(gè)正弦波的幅值數據序列，完全滿(mǎn)足設計要求。
4 結 語(yǔ)
本設計運用VHDL硬件編程語(yǔ)言和DDS技術(shù)，結合FPGA高速器件，實(shí)現了多路信號的同步輸出，很好地解決了要求信號之間同頻率可調，相位連續可調的問(wèn)題，且具有易于程控、相位連續、輸出頻率穩定度高、分辨率高等優(yōu)點(diǎn)，并且采用一個(gè)FPGA塊就解決了傳統上需要三個(gè)DDS才能解決的問(wèn)題，也大大降低了設計成本。
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