基于FPGA嵌入式的多比特自相關(guān)器設計
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確定性信號的不同時(shí)刻取值一般都具有較強的相關(guān)性；而干擾噪聲的隨機性較強，其不同時(shí)刻取值的相關(guān)性較差，利用這一差異可以把確定性信號和干擾噪聲區分開(kāi)來(lái)。對于疊加了噪聲的信號x(t)，當其自相關(guān)函數Rx(τ)的延時(shí)τ較大時(shí)，隨機噪聲對Rx(τ)的貢獻很小，這時(shí)的Rx(τ)主要表現x(t)中包含的確定性信號的特征，例如直流分量，周期性分量的幅度和頻率等。而對于非周期性的隨機噪聲，當延時(shí)τ較大時(shí)，噪聲項的自相關(guān)函數趨向于零，這就從噪聲中把有用信號提取出來(lái)了。
利用FPGA強大的并行運算功能和其內核中豐富的存儲器資源，很容易實(shí)現一些在分立元器件中難以實(shí)現的功能，例如高速的并行乘積運算，向存儲器儲存和調用數據等。利用這個(gè)優(yōu)勢可以將一些本來(lái)復雜的運算和數字邏輯大大的簡(jiǎn)化在一塊芯片之中。
SoC(System on Chip)是20世紀90年代提出的概念，它是將多個(gè)功能模塊集成在一塊硅片上，提高芯片的集成度并減少了外設芯片的數量和相互之間在PCB上的連接，同時(shí)系統性能和功能都有很大的提高。隨著(zhù)FPGA芯片工藝的不斷發(fā)展，設計人員在FPGA中嵌入軟核處理器成為可能，Altera和Xilinx公司相繼推出了SoPC(System on a Programmable Chip)的解決方案，它是指在FPGA內部嵌入包括CPU在內的各種IP組成一個(gè)完整的系統，在單片FPGA中實(shí)現一個(gè)完整得系統功能。
與SoC相比，SoPC具有更高的靈活性，FPGA的可編程特性使之可以根據需要任意定制SoPC系統；與ASIC相比，SoPC具有設計周期短，設計成本低的優(yōu)勢同時(shí)開(kāi)發(fā)難度也大大降低。
1 相關(guān)算法的分析及系統總體設計
1．1 相關(guān)算法
隨機信號x(t)的自相關(guān)函數Rx(t1，t2)是其在時(shí)域特性的平均度量，它反應同一隨機噪聲x(t)在不同時(shí)刻t1和t2取值的相關(guān)程度，其定義為：
對于各態(tài)遍歷的平穩隨機噪聲，其統計特征量與時(shí)間起點(diǎn)無(wú)關(guān)。令t1=t，t2=t-τ，則Rx(t1，tz)=Rx(t，t-r)，簡(jiǎn)記為Rx(τ)：
在連續域中自相關(guān)函數可以用積分表示為：
在離散域中自相關(guān)函數的表現為數字累加和，即：
式中：N為累加平均的次數；k為延時(shí)序號。因為在FPGA等數字器件中自相關(guān)計算都是建立在數字離散域基礎上的。其中x(n)與x(n-k)時(shí)間的相隔即式(2)中τ的值為采樣時(shí)間間隔△t乘以延時(shí)數k，τ=△tk，在數字離散處理系統中τ的取值只能為△t的整數倍。根據數字相關(guān)量化噪聲導致的SNR的退化比的定義：
D=模擬相關(guān)的SNR／數字相關(guān)的SNR (5)
數字相關(guān)的SNR=6．02n+1．76(dB)，
n=A／D轉換器的量化位數 (6)
從上式可見(jiàn)，在保持模擬相關(guān)的SNR參數不變的情況下，有效地提高A／D轉換器的量化位數可以很好地減小SNR的退化比。
該設計的基本算法思想是：首先將A／D(Analogeto Digital)轉化得到的數字信號通過(guò)“乒乓”RAM進(jìn)行緩沖，然后將數據送人乘法器中進(jìn)行乘法運算，計算得到x(n)與x(n-k)的乘積，將N次乘積送入累加器相加得到
以后，乘以1／N或者除以N即可得到式(4)。其具體流程圖如圖1所示。
1．2 總體實(shí)現思路
相關(guān)算法整體設計思路如圖2所示。
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