基于FPGA的TDI-CCD時(shí)序電路設計

2 TDI-CCD驅動(dòng)時(shí)序
試驗采用的是4 096×96 TDI可見(jiàn)光CCD。它的結構像一個(gè)長(cháng)方形的面陣CCD，而實(shí)際上是線(xiàn)陣結構，其行數由4 096個(gè)像數(探測器)組成，列數由96個(gè)像素組成。積分級數為16．32，48，64，96可調，96級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48，PTDI64和PTDI1；
64級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48和PTDI1，PTDI64接-12 V電壓；第48級積分工作狀態(tài)為PTDI16，PTDI32同PTDIl，PTDI48，PTDI64接-12 V電壓；第32級積分工作狀態(tài)為PTDI16和PTDI1，PTDI32，PTDI48，PTDI64接-12 V電壓；第16級積分工作狀態(tài)為PTDI16，PTDI32，PTDI48，PTDI64接-12 V電壓。
試驗通過(guò)在硬件電路中使用八位開(kāi)關(guān)加偏置電壓實(shí)現積分級數的可調。這款CCD為八路輸出結構，總頻率為100 MHz，每組分別為12．5 MHz。其中第一路至第七路的有用信號為514個(gè)，其中有兩個(gè)用于采集暗電平，第八路為518個(gè)其中有兩個(gè)用于采集暗電平，時(shí)序設計中采用每路輸出525個(gè)電平，多余的都為空信號用于采集噪聲信號。
試驗使用的這款TDI-CCD總共需要15路驅動(dòng)信號，積分級數控制信號PTDI16，PTDI32，PTDI48，PTDI64在硬件電路中通過(guò)撥碼開(kāi)關(guān)加偏置電壓實(shí)現，其他的11路行轉移信號和水平移位讀出信號在軟件中實(shí)現(圖2所示)。其中，PIG在級數選通時(shí)起撇出多余級數信號的作用；時(shí)鐘PTDI1，PTDI2，PTDI3通過(guò)電平變換來(lái)控制信號電荷的行轉移，頻率為20 kHz；積分區信號經(jīng)PTDI3轉到PSG，再由PSG轉到PTG，PTG轉到水平移位寄存器控制信號PMl，PM2，PM3，PM4，最后由多路傳輸器輸出。TDI-CCD電極邏輯關(guān)系如圖2所示。

3 驅動(dòng)時(shí)序的仿真實(shí)現
試驗采用Altera公司的EP3C25Q240，使用這款FPGA中的PLL電路對20 MHz時(shí)鐘倍頻產(chǎn)生50 MHz時(shí)鐘作為系統的主總時(shí)鐘CLK。采用Altera
公司開(kāi)發(fā)的QuartusⅡ作為開(kāi)發(fā)平臺，采用VHDL語(yǔ)言進(jìn)行時(shí)序設計。系統有兩路輸入信號分別為總時(shí)鐘CLK，復位信號Reset。15路輸出信號作為T(mén)DI-CCD的輸入時(shí)序信號(PTDI16，PTDI32，PTDI48，PTDI64和PTDI1)，但是該時(shí)序不能直接驅動(dòng)TDI-CCD，因為它的電壓及功率值無(wú)法滿(mǎn)足TDI-CCD的需要，所以在FP-GA與CCD之間增加脈沖驅動(dòng)電路，試驗采用CCD驅動(dòng)器EL7155。
在QuartusⅡ中的仿真結果如圖3～圖5所示。由圖3可看出TDI-CCD的工作過(guò)程可以分為兩個(gè)階段：行轉移階段和光積分階段。在行轉移階段(如圖4所示)通過(guò)時(shí)鐘PTDI1～PTDI3的三相交疊脈沖的作用實(shí)現將積分電荷轉移到水平移位寄存器中，PTDI1～PTDI3在每個(gè)時(shí)刻必須保證至少有一個(gè)高電平和一個(gè)低電平，而此時(shí)PM1～PM4保持不變，水平移位寄存器停止工作。

在光積分階段(如圖5所示)，四相時(shí)鐘PM1～PM4共同作用將水平移位寄存器中的電荷讀出，每個(gè)階段分別循環(huán)525次，此時(shí)三相時(shí)鐘保持不變，同樣的PM1～PM4在每個(gè)時(shí)刻也必須保證至少有一個(gè)高電平和一個(gè)低電平。四相時(shí)鐘與三相時(shí)鐘相比，比較適合較高的工作頻率。

4 結語(yǔ)
該時(shí)序在硬件電路中成功驅動(dòng)了這款TDI-CCD，驗證了軟硬件的正確性和準確性以及CCD的性能。同時(shí)該時(shí)序還有一定的靈活性，通過(guò)改變輸入時(shí)鐘的頻率，它的輸出頻率是可以調整的，并且可以滿(mǎn)足很高的頻率要求。時(shí)序的穩定性比較好，在硬件電路中可以隨時(shí)按復位按鈕調整輸出。在FPGA的基礎上設計時(shí)序，使硬件電路設計簡(jiǎn)單化。