利用FPGA和CPLD數字邏輯實(shí)現ADC

與數字邏輯相連接時(shí)，ADC是一種常用的模擬功能塊，例如，FPGA或CPLD連接至模擬傳感器的現實(shí)世界時(shí)，ADC是不可或缺的。本文將闡述采用萊迪思半導體公司的參考設計和演示板來(lái)實(shí)現低頻率(DC至1K Hz)和高頻率(高達50K Hz)ADC。針對每種設計的應用示例，即網(wǎng)絡(luò )交換機中的系統.和語(yǔ)音通信系統中的頻率檢測將在文中驗證。

模數轉換器的實(shí)現

一個(gè)簡(jiǎn)單的模數轉換器可以通過(guò)添加一個(gè)簡(jiǎn)單的RC電路至FPGA或CPLD 的LVDS輸入來(lái)實(shí)現。正如圖1的左下角所示，RC網(wǎng)絡(luò )在LVDS輸入的一端，模擬輸入則在另一端。 LVDS輸入將作為一個(gè)簡(jiǎn)單的模擬比較器，如果模擬輸入電壓高于RC網(wǎng)絡(luò )的電壓，將輸出數字“1”。通過(guò)改變RC電路的輸入電壓(來(lái)自FPGA/CPLD的通用輸出)，LVDS比較器可用于分析模擬輸入電壓，以創(chuàng )建一個(gè)準確的數字表示。

模擬至數字控制模塊可以用多種方式實(shí)現，取決于模擬輸入的頻率、所需的分辨率和可用的邏輯資源。用簡(jiǎn)單的逐次逼近寄存器可以處理低頻信號，如圖1左上角的選項1。實(shí)現較高頻率的情況如圖1右上角所示，可以用Δ-Σ調制器功能來(lái)實(shí)現，它由采樣寄存器和級連梳狀(CIC)濾波器組成。

一旦構建了數字信號，就可以對數字輸出進(jìn)行可選的過(guò)濾，以去除任何由于系統噪音或反饋抖動(dòng)所引入的不必要的高頻分量。在可選數字濾波模塊后面，可選的存儲器緩沖區可用于調試/測試目的。通過(guò)存儲緩沖器對數字輸出采樣，然后通過(guò)JTAG端口掃描輸出，到達運行信號分析軟件的個(gè)人計算機。

圖1：模數轉換器基本框圖：低頻和高頻情況。

低頻/最小邏輯ADC實(shí)現

在低頻/最小邏輯實(shí)現情況中，采樣控制模塊控制逐次逼近寄存器，相關(guān)的輸出信號隨時(shí)加到RC電路。因此RC電路的電壓上升或下降，以響應相關(guān)的輸出狀態(tài)，輸出狀態(tài)是變化的。LVDS輸入比較模擬輸入與RC電路電壓的變化。因此，RC電路的電壓是用來(lái)“發(fā)現”模擬輸入電壓。圖2的例子中，靜態(tài)模擬輸入(由橙色虛線(xiàn)來(lái)表示)設置為不到整個(gè)輸入電壓范圍的一半。垂直的黑色虛線(xiàn)表示SAR采樣點(diǎn)之間的時(shí)鐘數目，用綠色虛線(xiàn)來(lái)表示。

第一次測量需要8個(gè)時(shí)鐘，下一次需要4個(gè)時(shí)鐘，等等類(lèi)似。最初，通過(guò)在相關(guān)輸出上加邏輯“1”，RC電路被設置為模擬輸入的整個(gè)電壓擺幅的一半。一旦電壓達到這個(gè)點(diǎn)的一半，LVDS輸入的輸出將指示模擬輸入值是否高于或低于RC電路電壓。