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FPGA實(shí)現的任意波形發(fā)生器的設計

作者: 時(shí)間:2010-12-20 來(lái)源:網(wǎng)絡(luò ) 收藏


下面介紹超進(jìn)位流水線(xiàn)累加器的構成,比較流水線(xiàn)累加器內部結構圖和超前進(jìn)位加法器的32位相位累加器的結構圖,可以看出兩個(gè)圖的區別,經(jīng)過(guò)編譯以后的報告如圖8所示,可以看出經(jīng)過(guò)改進(jìn)后,編譯的最大工作頻率提高到了336.7 MHz。比單純的流水線(xiàn)累加器提高了將近20 MHz。
圖9是其時(shí)序仿真圖,從圖上可以看出,其值完全和功能仿真一致。
1.3 雙口RAM設計
在設計波形存取電路時(shí),首先應確定波形RAM的深度和字長(cháng)。波形RAM的深度和字長(cháng)與很多因素有關(guān)系。存儲器內部存儲的是一個(gè)或N個(gè)整周期的標準波形數據,存儲器容量越大,存儲的被采樣波形點(diǎn)數就越多,采樣效果就越好。存儲器的讀取速度是產(chǎn)生高頻波形的重要保證,讀取速度必須滿(mǎn)足相位累加器的累加速度,這樣才能保證直接數字合成過(guò)程的正常進(jìn)行。同時(shí),為了保證整個(gè)速度的同步性,選用一種同步RAM也是很必要的。
首先要確定波形RAM的深度和字長(cháng),由于設計中選擇的DAC的字長(cháng)是12位,很明顯波形RAM的字長(cháng)也應該是12位;由于選擇的地址線(xiàn)位數為12位(即相位累加器輸出的高12位),尋址空間為4 K(4 096)個(gè)單元,即RAM存儲空間應為4 096x12 bit=49 152 bits,由于本設計所選擇的內部RAM最大可配置為119 808 bits,完全可以滿(mǎn)足49 152 bits的RAM空間設計。所以波形RAM設計為字長(cháng)12位,地址線(xiàn)12位。針對與普通DDS的不同,波形RAM的設計主要要求RAM具有讀寫(xiě)兩個(gè)端口,這樣可以通過(guò)兩套地址系統,方便地進(jìn)行RAM內容更新,即對RAM的寫(xiě)操作;波形幅度量化數據的輸出,即對RAM的讀操作。結合ALTERA公司的特點(diǎn),選擇了EP2C5F256C6這個(gè)芯片內部的雙口RAM來(lái)實(shí)現這個(gè)功能,如圖lO所示。


芯片內部的雙口RAM具有讀地址和寫(xiě)地址兩組地址線(xiàn),數據線(xiàn)也分成了讀數據線(xiàn)和寫(xiě)數據線(xiàn)兩組。這樣波形RAM的設計就非常簡(jiǎn)單了,將寫(xiě)數據線(xiàn)、寫(xiě)地址線(xiàn)和單片機的數據線(xiàn)、地址線(xiàn)相連,用單片機更新RAM中的數據;將讀地址線(xiàn)和讀數據線(xiàn)分別與相位累加器的輸出和DAC的數據輸入相連,讀數據線(xiàn)上即輸出了波形幅度量化數據。

2 結束語(yǔ)
本文詳細闡述了產(chǎn)生任意波形數據和基于的硬件設計部分,以QuartusⅡ8.O軟件平臺作為開(kāi)發(fā)工具,選用CycloneII系列的EP2C5-F256C6 FPGA芯片實(shí)現DDS結構中的數字部分,其中相位累加器是DDS的核心部件,重點(diǎn)闡述了相位累加器部分的設計,采用8級流水線(xiàn)結構借助前5級的超前進(jìn)位模塊,編譯的最高工作頻率,由317.97 MHz提高到336.7 MHz,采用此種設計方法,節約了成本,縮短了開(kāi)發(fā)周期,具有可行性。


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