基于掃描的電路設計

　　多輸入特征寄存器(Multiple Input Signature Reg—ister，MISR)是線(xiàn)性反饋移位寄存器的一種。如圖3所示，將待測電路的輸出部分加入線(xiàn)性反饋移位寄存器里，就成為一個(gè)多輸入特征寄存器。

　　多輸入特征寄存器最主要的特性是它的狀態(tài)。即其寄存器的值，不僅與現在的狀態(tài)有關(guān)，還與當時(shí)的輸入值有關(guān)，可以表示為：Next state=MISR(Cur—renLstate，Input)，而其中MISR(……)可以代表特征式不同的多輸入特征寄存器。

　　3 基于掃描的測試架構的改進(jìn)

　　為了減少基于掃描的電路設計的測試時(shí)間，就必須深入了解它的電路設計，了解為何其會(huì )消耗那么多的測試時(shí)間，然后來(lái)改進(jìn)測試架構。

　　3.1 用向量壓縮來(lái)減少測試時(shí)間

　　在測試過(guò)程中，我們有時(shí)可以發(fā)現，我們將要傳入掃描鏈的測試向量，已經(jīng)部分地包含在已經(jīng)傳入的測試向量序列中了，如圖4所示。V1向量的后半部分剛好等于V2向量的前半部分“1010”，如果在傳輸向量的時(shí)候，先傳輸V1再傳輸V2，那么我們就只需要將V2的后半段向量信息傳入掃描鏈就可以讓V2原本的信息在掃描鏈中完整地呈現，如圖中V3所示。很明顯，我們原來(lái)要輸入的測試向量的長(cháng)度為16位，壓縮后只有12位，節省了V2的前半部分傳入掃描鏈的時(shí)間，從而減少了測試的時(shí)間，而且測試信息也沒(méi)有減少，不會(huì )影響故障覆蓋率。

　　3.2 用Test—Per-Clock來(lái)縮短測試時(shí)間

　　我們對造成測試時(shí)間不夠理想的原因進(jìn)行分析：

　　傳統的基于掃描的測試電路是采取Test—Per—Scan的方式來(lái)進(jìn)行測試的，也就是說(shuō)要先將測試向量掃描到電路內的由掃描寄存器所組成的掃描鏈內。然后才可以完成一次測試;將測試向量掃描到待測電路這個(gè)步驟是一位一位地進(jìn)行的，所以如果一個(gè)電路需要長(cháng)度較大的測試的向量時(shí)，那么在這整個(gè)測試過(guò)程里。將會(huì )花很多的時(shí)間在將測試向量輸入到掃描鏈的這個(gè)步驟上，從而增加了測試時(shí)間。這個(gè)結構的測試向量的產(chǎn)生是利用LFSR產(chǎn)生出的偽隨機向量，并將其送入電路做測試。用LFSR產(chǎn)生測試向量會(huì )產(chǎn)生出許多沒(méi)有作用的測試向量，而這些沒(méi)有作用的測試向量又會(huì )產(chǎn)生大量多余的時(shí)間將其送入掃描鏈中，造成測試時(shí)間更嚴重的浪費。如果采用Test—Per—Clock的方式做測試，在掃描鏈里原本的測試向量，在用一個(gè)時(shí)鐘的時(shí)間移進(jìn)來(lái)一位之后，掃描鏈所含的值即是測試向量，對待測電路而言，其實(shí)都是一個(gè)新的測試向量，而且也具有偽隨機向量的特性，如果此測試向量是有效的，我們的測試時(shí)間就只用了一個(gè)時(shí)鐘的時(shí)間，而如果此測試向量無(wú)效，原本測試到?jīng)]有作用的測試向量時(shí)所需的付出的時(shí)間代價(jià)，由于用了新的測試向量填滿(mǎn)整個(gè)掃描鏈所需的時(shí)間，減少到只需一個(gè)時(shí)鐘移進(jìn)一位的時(shí)間。

　　如圖5所示，每個(gè)時(shí)鐘周期。Slot會(huì )往左移動(dòng)一位，即在Slot內產(chǎn)生一個(gè)新的測試向量，而Slot大小可以看成掃描鏈的大小。

　　不過(guò)，由于每個(gè)時(shí)鐘都要作測試，所以每個(gè)時(shí)鐘在測試后都會(huì )產(chǎn)生新的測試結果。傳統的基于掃描的測試環(huán)境里，電路輸出結果傳送出來(lái)的同時(shí)也將新的測試傳進(jìn)掃描鏈里。

　　如果輸出的向量只有一位就不會(huì )有這樣的問(wèn)題。

　　因為我們現在要產(chǎn)生一個(gè)新的測試向量所需要的時(shí)間只有一個(gè)時(shí)鐘周期，所以時(shí)問(wèn)剛剛好。但是一般而言，待測電路的輸出向量都會(huì )超過(guò)一位。所以我們在觀(guān)察電路輸出結果這個(gè)步驟上就會(huì )有問(wèn)題。為了解決這個(gè)問(wèn)題，需要對傳統的基于掃描的測試電路做些修改。在待測電路的輸出部分，可以用MISR來(lái)取代原來(lái)的掃描鏈電路，也就是將輸出送到MISR做特征分析，如圖6所示。

　　但是由于電路越來(lái)越復雜，電路的主要輸入與輸出的個(gè)數就會(huì )很多，如果對這樣的待測電路加測試電路，將會(huì )出現外加電路面積過(guò)大的問(wèn)題。所以我們針對MISR的部分提出一個(gè)方法，使得因測試而增加得MISR可以盡量地縮小。

　　縮小MISR的大小最直接的想法是將主要輸出經(jīng)組合電路壓縮變小，但是這樣會(huì )使錯誤覆蓋率降低，使測試向量變多，這些問(wèn)題在文獻中談到了。造成錯誤覆蓋率降低的原因是如果我們將有共同輸入向量的兩個(gè)主要輸出通過(guò)組合電路合并的話(huà)。將可能會(huì )造成原本可以測試到的錯誤，在合并后就測試不到了，所以造成了錯誤覆蓋率的降低。

　　為了避免這個(gè)情況的發(fā)生，我們在向量壓縮的過(guò)程中。只有將沒(méi)有共同輸入向量的主要輸出合并在一起，就不會(huì )有問(wèn)題出現了。如圖6所示，兩個(gè)不同的待測電路的主要輸出經(jīng)過(guò)合并以后輸出到MISR，這樣用一個(gè)與門(mén)代替了一個(gè)寄存器以便減少面積，而錯誤覆蓋率則因為兩兩合并的主要輸出端都沒(méi)有相同的主要輸出資料，所以就沒(méi)有錯誤覆蓋率降低的問(wèn)題存在，即原來(lái)可以被偵測到的錯誤，在經(jīng)過(guò)主要輸出端合并之后仍然可以被偵測到。

　　4 結論

　　經(jīng)過(guò)改進(jìn)后的基于掃描的測試架構，用向量壓縮來(lái)減少測試時(shí)間，并且將Test—Per-Scan的測試方式改成了Test—Per-Clock的測試方式，加快了測試的速度。