NiosⅡ系統Avalon總線(xiàn)PWM設計

在NiosⅡ系統的構建過(guò)程中，SoPC Builder開(kāi)發(fā)環(huán)境集成了許多常用類(lèi)型的設備模型，供開(kāi)發(fā)者調用。在日新月異的嵌入式系統設計中開(kāi)發(fā)環(huán)境所集成的接口設備是非常有限的，有時(shí)無(wú)法滿(mǎn)足開(kāi)發(fā)者的需要，SoPC Builder開(kāi)發(fā)工具允許用戶(hù)依據規則擴展自己的所需設備，完成系統的設計和開(kāi)發(fā)，開(kāi)發(fā)者按照Avalon總線(xiàn)規范將設備驅動(dòng)程序集成到SoPC Builder的硬件抽象層(HAL)中，在SoPC Builder環(huán)境下加載使用，方便了用戶(hù)開(kāi)發(fā)一個(gè)自定制的片上系統。本文通過(guò)在NiosⅡ嵌入式系統內部集成了基于Avalon總線(xiàn)的脈沖寬度調制(PWM)從外設，介紹了自定制Avalon設備的過(guò)程。將其應用在嵌入式智能小車(chē)監控系統，為采用Nios II處理器的開(kāi)發(fā)者提供了一些方法和建議。

1定制基于A(yíng)valon總線(xiàn)的用戶(hù)外設介紹

NiosⅡ的Avalon總線(xiàn)不同于其他微處理器的固定外設，Nios Ⅱ的外設是可以任意定制的，這使得用戶(hù)可以根據具體的應用需求而定制。所有的Nios Ⅱ系統外設都是通過(guò)Avalon總線(xiàn)與NiosⅡ軟核相連，從而進(jìn)行數據交換。因此對于用戶(hù)定義的外設必須遵從該總線(xiàn)協(xié)議才可與Nios Ⅱ之間建立聯(lián)系。

Avalon信號接口定義了一組信號類(lèi)型片選、讀使能、寫(xiě)使能、地址、數據等，用于描述主從外設上基于地址的讀寫(xiě)接口。外設使用準確的信號與其內核邏輯進(jìn)行接口，并刪除會(huì )增加不必要開(kāi)銷(xiāo)的信號。

在Nios Ⅱ系統中一個(gè)自定義設備由如下幾部分組成：
　　(1)硬件文件：用HDL語(yǔ)言編寫(xiě)的描述自定義設備元件邏輯的硬件描述文件。
　　(2)軟件文件：用C語(yǔ)言編寫(xiě)的設備寄存器文件以及設備的驅動(dòng)程序文件。
　　(3)設備描述文件(Ptf)：本文件描述了設備的結構，包含SoPC Builder配置以及將其集成到系統中時(shí)所需要的信息。本文件由SoPC Builder根據硬件文件以及軟件文件自動(dòng)生成。

2基于NiosⅡ系統的PWM設計

PWM是利用數字輸出來(lái)對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應用于從測量、通信到功率控制與變換的許多領(lǐng)域中。實(shí)際上PWM是一種對模擬信號電平進(jìn)行數字編碼的方法，通過(guò)高分辨率計數器的使用，方波的占空比被調制用來(lái)對一個(gè)具體模擬信號的電平進(jìn)行編碼。PWM信號仍然是數字的，因為在給定的任何時(shí)刻，滿(mǎn)幅值的直流供電或者完全有，或者完全無(wú)。電壓或電流源是以一種通或斷的重復脈沖序列被加到模擬負載上。通即是直流供電被加到負載上，斷即是供電被斷開(kāi)。只要帶寬足夠，任何模擬值都可以使用PWM進(jìn)行編碼。

2.1硬件設計

硬件文件指的是HDL文件，由以下幾個(gè)模塊組成：
　　邏輯模塊：描述設備的邏輯功能；
　　寄存器映射模塊：為內部邏輯模塊和Avalon總線(xiàn)提供了通信接口；
　　Avalon總線(xiàn)接口模塊：使Avalon總線(xiàn)訪(fǎng)問(wèn)寄存器從而完成相應的邏輯功能。

2.1.1 邏輯結構

對于自定義的PWM也是由以上幾部分模塊組成。PWM按照以下要求設計：
(1)任務(wù)邏輯按一個(gè)簡(jiǎn)單時(shí)鐘進(jìn)行同步操作。
(2)任務(wù)邏輯使用32位計數器為PWM提供一個(gè)一定范圍的周期和占空比，最大周期可設為232個(gè)clk。
(3)可以使用微控制器來(lái)設置PWM的周期和占空比的值，因此要提供一個(gè)可對寄存器進(jìn)行讀寫(xiě)的接口和控制邏輯。
(4)定義寄存器來(lái)存儲PWM周期和占空比的值。
(5)微控制器可以通過(guò)控制寄存器的禁止位關(guān)閉PWM輸出。

PWM任務(wù)邏輯的結構圖如圖1所示。

PWM任務(wù)邏輯由輸入時(shí)鐘(clock)、輸出信號端口(pwm_out)、使能位、32位計數器以及一個(gè)32位比較電路組成。clk作為32位計數器的時(shí)鐘信號，32路比較電路比較32位計數器的當前值與占空比設定寄存器(Duty Cycle Value Register)中的值來(lái)決定pwm_out的輸出為高或低。當當前計數器中的值小于或等于占空比寄存器中的值時(shí)，pwm_out輸出低電平，否則輸出高電平。PWM周期設定寄存器(Modulo_n ValueRegister)用來(lái)設置pwm_out的信號周期，當當前計數器的值等于周期設定寄存器中的設定時(shí)，產(chǎn)生一個(gè)復位信號來(lái)清除計數器中的值。使能控制寄存器(EnableControl Register)能使時(shí)鐘信號有效或無(wú)效，即控制計數器是否計數，從而保持pwm_out輸出保持當前不變。

PWM內部包括使能控制寄存器(Enable ControlRegister)、周期設定寄存器(Modulo_n Value Register)以及占空比設定寄存器(Duty Cycle Value Register)，如圖1所示。設計中將各寄存器映射成Avalon從端口地址空間內一個(gè)單獨的偏移地址。每個(gè)寄存器都能進(jìn)行讀／寫(xiě)訪(fǎng)問(wèn)，軟件可以讀回寄存器中的當前值。表1是PWM寄存器以及偏移地址列表。

PWM的Avalon接口需要一個(gè)簡(jiǎn)單的從端口，該端口使用Avalon總線(xiàn)信號完成寄存器的讀／寫(xiě)傳輸。PWM與Avalon總線(xiàn)接口所需的信號如表2所示。

2.1.2 硬件設計文件與仿真

PWM硬件設計文件包含表3所示的三個(gè)Verilog編寫(xiě)的HDL文件。

pwm_tasK_logic．v完成PWM的邏輯功能，圖2是此文件在QuartusⅡ環(huán)境下的仿真波形。

圖2中：clock_divide信號設定PWM輸出周期的時(shí)鐘數，dutv_cycle信號設定一個(gè)周期內PWM輸出低電平的時(shí)鐘個(gè)數，兩個(gè)信號設定值決定PWM信號的占空比和周期。