基于CPLD的線(xiàn)陣CCD驅動(dòng)電路設計

2．5 電平轉換的電路設計
由于CPLD輸出的驅動(dòng)脈沖電壓為3．3 V，而CCD工作所需的驅動(dòng)脈沖為5 V，所以需要在CPLD和CCD之間加入—個(gè)電平轉換電路。電路原理如圖6所示。

3 軟件設計
系統軟件采用Verilog HDL硬件描述語(yǔ)言，按照模塊化的思路設計，將要完成的任務(wù)分成為多個(gè)模塊，每個(gè)模塊由一個(gè)或多個(gè)子函數完成。這樣能使設計思路清晰、移植性強，在調試軟件時(shí)容易發(fā)現和改正錯誤，降低了軟件調試的難度。程序中盡量減少子函數之間的相互嵌套調用，這樣可以減少任務(wù)之間的等待時(shí)間，提高系統處理任務(wù)的能力。主程序如圖7所示。

SH是一個(gè)光積分信號，SH信號的相鄰兩個(gè)脈沖之間的時(shí)間間隔代表了積分時(shí)間的長(cháng)短。光積分時(shí)間為5 416個(gè)RS周期，對系統時(shí)鐘進(jìn)行光積分的分頻，實(shí)現了SH信號脈沖。在光積分階段，SH為低電平，它使存儲柵和模擬移位寄存器隔離，不會(huì )發(fā)生電荷轉移。時(shí)鐘脈沖φ為典型值0．5 MHz時(shí)，占空比為50％，占空比是指高電平在一個(gè)周期內所占的時(shí)間比率。它是SH信號和占空比為50％的一個(gè)0．5MHz的脈沖信號疊加，所以0．5 MHz的信號和SH信號通過(guò)一個(gè)或門(mén)，就可以實(shí)現φ信號；輸出復位脈沖RS為1 MHz，占空比1：3。此外，RS信號和SH、φ信號有一定的相位關(guān)系，通過(guò)一個(gè)移位寄存器移相，來(lái)實(shí)現RS脈沖信號。

4 仿真實(shí)驗
系統時(shí)鐘周期部分設置為1 ns，正常工作時(shí)復位信號RS為高電平，然后對RS、φ、SH信號進(jìn)行仿真，結果如圖8所示。

5 結束語(yǔ)
研究的線(xiàn)陣CCD驅動(dòng)電路主要是以CPLD為驅動(dòng)中心而設計，這種方案減少了以往驅動(dòng)電路的電路體積大、設計復雜、調試困難等缺點(diǎn)，增加了系統的穩定性、可靠性，集成度高且抗干擾能力強。通過(guò)對硬件和軟件大量的模擬實(shí)驗表明，文中所研究的線(xiàn)陣CCD驅動(dòng)脈沖信號能夠滿(mǎn)足CCD工作所需的基本功能，達到了設計要求。