基于CPLD的簡(jiǎn)易數字頻率計的設計
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在GW48系列SoPC／EDA實(shí)驗箱上下載、調試后，被測信號為fin為十進(jìn)制，實(shí)驗箱上的顯示值為Dsp(H)。Dsp(H)為十六進(jìn)制，Dsp(D)為十進(jìn)制，Clk=1 Hz，通過(guò)從實(shí)驗箱上給出的頻率值來(lái)驗證，從表1可以看到顯示結果。
從表1可以看出所顯示的結果與被測信號的頻率一致。從信號發(fā)生器中輸入測頻范圍內的任意頻率也可驗證。
還可以改變控制信號即Clk的大小從而改變測量范圍，當Clk=64 Hz時(shí)，理論值為：
把實(shí)驗箱上給出的頻率值做被測頻率，從表2可以看到顯示結果。
從表2可以看出所顯示的結果轉換后與被測信號的頻率一致。
4 結語(yǔ)
采用此種方法設計的簡(jiǎn)易數字頻率計簡(jiǎn)單、直觀(guān)，測頻范圍隨時(shí)可根據用戶(hù)需要進(jìn)行調整，占用的CPLD芯片資源較少，不失為一個(gè)很好的數字頻率計設計解決方案。由此可見(jiàn)，采用這種技術(shù)設計的數字電子系統，大大減少了電路板的尺寸，同時(shí)增加了系統可靠性和設計靈活性。
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