基于CPLD的簡(jiǎn)易數字頻率計的設計
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2．2．3 鎖存電路模塊
鎖存電路模塊可使顯示電路的工作穩定而可靠，避免計數電路模塊清零時(shí)引起顯示閃爍的現象。鎖存電路模塊是由多個(gè)鎖存器組成。每個(gè)鎖存器都是用來(lái)鎖存與其單獨相連的計數器的輸出數據。由于每個(gè)鎖存器鎖存的都是4位二進(jìn)制代碼表示的十進(jìn)制數，其功能完全相同，因此只需要設計制作一個(gè)鎖存器就可連接組合成一個(gè)鎖存電路模塊。為實(shí)現其功能，鎖存器需設置一個(gè)使鎖存器工作的使能端LOAD，四個(gè)數據輸入端即DIN[0]，DIN[1]，DIN[2]和DIN[3]，并由它們輸入計數器的計數值，還需設置四個(gè)鎖存數據的輸出端：即DOUT[0]，DOUT[1]，DOUT[2]和DOUT[3]。鎖存電路模塊中單個(gè)鎖存器的符號及端口功能如圖5所示。本文引用地址：http://dyxdggzs.com/article/190886.htm
2．2．4 譯碼電路模塊
譯碼電路模塊可對表示十進(jìn)制數的4位二進(jìn)制代碼進(jìn)行編碼，此模塊可直接連接數碼管驅動(dòng)器，從而驅動(dòng)數碼管顯示出相應的阿拉伯數字等字符。與鎖存器電路模塊設計一樣，它也只需要先設計一個(gè)單個(gè)的譯碼器，然后通過(guò)連接組合就可構成譯碼電路模塊，從而實(shí)現譯碼功能。為實(shí)現其功能，單個(gè)譯碼器需要設置4個(gè)數據輸入端：即d[0]，d[1]，d[2]和d[3]，并由這些端口輸入鎖存電路模塊輸出的4位二進(jìn)制數據，需要設置7個(gè)輸出端：即q[0]，q[1]，q[2]，q[3]，q[4]，q[5]和q[6]，它們分別連接7段數碼管的7個(gè)顯示輸入端。譯碼電路模塊中單個(gè)譯碼器符號及端口功能如圖6所示。
3 軟件設計
根據前面的分析，采用VHDL語(yǔ)言設計一個(gè)簡(jiǎn)易的數字頻率計，運用自頂向下的設計思想，將系統按功能逐層分割的層次化設計方法進(jìn)行設計。在頂層對內部各功能塊的連接關(guān)系和對外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實(shí)現形式則由下一層模塊來(lái)描述。即控制、計數、鎖存、譯碼四個(gè)實(shí)現數字頻率計的核心模塊，然后根據圖2可以將上述四個(gè)模塊VHDL源程序作為底層元件，使用QuartusⅡ開(kāi)發(fā)工具，用該工具軟件所支持的語(yǔ)言——硬件描述語(yǔ)言VHDL，以文本的方式進(jìn)行編程輸入。在編程時(shí)分別對控制、計數、鎖存、譯碼等電路模塊進(jìn)行VHDL文本描述，使每個(gè)電路模塊以及器件都以文本的形式出現，然后通過(guò)編譯、波形分析、仿真、調試來(lái)完善每個(gè)器件的功能。單個(gè)器件制作完成后，然后將它們生成庫文件，并產(chǎn)生相應的符號，最后用語(yǔ)言將各個(gè)己生成庫文件的器件的各個(gè)端口連接在一起，從而形成了頻率計主電路的軟件結構。在連接器件時(shí)，采用圖形輸入方式，即在圖形輸入界面中調出先制作好的庫文件器件符號，再將每個(gè)器件符號的各端口直接連線(xiàn)，從而構成頻率計主電路圖。頻率計主電路圖如圖7所示。仿真波形如圖8所示。
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