基于FPGA+DSP導引頭信號處理中FPGA設計的關(guān)鍵技術(shù)

3．2．1 三態(tài)門(mén)的設計

在本設計中，DSP和FPGA的互連采用了總線(xiàn)連接的方式，數據交互是通過(guò)一個(gè)32位的雙向數據總線(xiàn)來(lái)完成的，而要實(shí)現雙向總線(xiàn)，就需要使用FPGA構造三態(tài)總線(xiàn)了，使用三態(tài)緩沖器實(shí)現高、低電平和高阻三個(gè)狀態(tài)。

圖5雙向數據總線(xiàn)的三態(tài)門(mén)設計

本設計當中，FPGA給DSP發(fā)中斷信號，DSP在中斷信號到來(lái)時(shí)，根據系統要求，將不同的控制字寫(xiě)入數據總線(xiàn)，然后通過(guò)數據總線(xiàn)從FPGA中不同的FIFO中讀取數據，這一切都通過(guò)DSP在地址線(xiàn)上給出不同的地址來(lái)完成。為了合理分配總線(xiàn)的使用，設計當中使用這樣的策略：利用片選信號aace3，地址aaea[9：0]作為三態(tài)緩沖器的控制信號，由于DSP對FPGA的讀寫(xiě)地址都不同，當片選信號aace3有效時(shí)，FPGA根據地址來(lái)確定湊寫(xiě)方式以及讀寫(xiě)那些信息，否則置為高阻態(tài)，這樣就避免了可能產(chǎn)生的的總線(xiàn)阻塞現象，使DSP和FPGA之間的數據交互能夠順利進(jìn)行，示意圖如圖5所示。

3．2．2 加有效的時(shí)序約束

由于接口FIFO比較多，為了合理分配FPGA內部接口處的資源，滿(mǎn)足系統的時(shí)序要求，需要加必要的時(shí)序約束。因為本設計采用Xilinx公司芯片，所以需要加偏移約束2。

偏置約束可以?xún)?yōu)化以下時(shí)延路徑：從輸入管腳到同步元件偏置輸入；從同步元件到輸出管腳偏置輸出。為了確保芯片數據采樣可靠和下級芯片之間正確交換數據，需要約束外部時(shí)鐘和數據輸入輸出引腳問(wèn)的時(shí)序關(guān)系。偏置約束的內容告訴綜合器，布線(xiàn)器輸入數據到達的時(shí)刻或者輸出數據穩定的時(shí)刻，從而保證與下一級電路的時(shí)序關(guān)系。更多關(guān)于約束的內容請參閱文獻。

4 結束語(yǔ)

FPGA+DSP是同前導引頭信號處理器中運用的最廣泛的系統組成形式，對速度以及靈活性的要求都能夠很好的滿(mǎn)足，文中所涉及到的跨時(shí)鐘域設計以及數據接口方面的問(wèn)題是這樣的系統中FPGA設計存在的關(guān)鍵技術(shù)，文中提出了詳實(shí)的解決方法，而且工程應用已經(jīng)證明了其有效性。

本文作者創(chuàng )新點(diǎn)：依據工程實(shí)踐經(jīng)驗，總結了在FPGA+DSP結構的雷達導引頭信號處理中FPGA的關(guān)鍵問(wèn)題，并提出了詳細的解決方案，并得到了工程驗證。