基于FPGA的數據嵌入式圖像采集系統

摘要 介紹了以FPGA為核心的邏輯控制模塊的數據采集系統的設計可以滿(mǎn)足實(shí)時(shí)性要求，設計中采用自頂向下的設計方法，根據不同的功能將整個(gè)系統劃分為若干模塊進(jìn)行設計，并介紹了每個(gè)模塊的功能和實(shí)現方法。在設計中采用VHDL語(yǔ)言對各個(gè)模塊進(jìn)行描述。視頻解碼芯片采用Philips公司的SAA7113H，該芯片通過(guò)I2C總線(xiàn)協(xié)議進(jìn)行配置。實(shí)驗表明，設計可以滿(mǎn)足圖像采集實(shí)時(shí)性的要求。
關(guān)鍵詞 圖像采集；可編程門(mén)陣列；視頻解碼芯片；格式轉換；狀態(tài)機

在圖像處理系統中，首先對攝像頭采集的視頻信號進(jìn)行A／D轉換，將模擬圖像信號轉化為數字信號，提供給后端的處理系統進(jìn)行圖像處理。而視頻圖像采集系統是多媒體信息處理、視頻監控等系統的前端子系統，是視頻處理系統中不可缺少的部分。傳統視頻采集系統一般電路復雜、成本高，而且較難滿(mǎn)足實(shí)時(shí)性的要求，而采用視頻攝像頭+視頻解碼器+FPGA的模式，可簡(jiǎn)化電路的復雜性，其中視頻解碼器對攝像頭采集的信號進(jìn)行AD轉換，FPGA對信號的采樣進(jìn)行控制。FPGA的時(shí)鐘頻率高、時(shí)間延遲小，可以滿(mǎn)足實(shí)時(shí)性的要求?；谝陨系膬?yōu)點(diǎn)文中采用些結構來(lái)實(shí)現視頻圖像的采集。

1 視頻解碼器SAA7113H
SAA7113H是Philips公司的一種增強型視頻輸入處理器，內部有一系列寄存器，寄存器的讀、寫(xiě)通過(guò)I2C總線(xiàn)完成。包括一個(gè)雙通道的模擬預處理電路、可編程靜態(tài)增益和自動(dòng)增益控制電路、時(shí)鐘生成電路、數字多標準解碼電路、亮度、對比度、飽和度控制電路和I2C總線(xiàn)控制電路。SAA7113H需外接24．576 MHz晶體，內部鎖相環(huán)PLL可輸出27 MHz的時(shí)鐘。自動(dòng)檢測50 Hz和60 Hz的場(chǎng)頻，可在PAL、NTSC兩種制式之間自動(dòng)轉換。具有4路模擬視頻信號輸入，通過(guò)內部寄存器的不同配置可以實(shí)現4路信號的轉換；輸入可以是4路CVBS或2路Y／C信號或1路Y／C信號2路CVBS，輸出為標準ITU656 YUV4：2：2格式的VPO數據總線(xiàn)(8-bit)。SAA7113H模擬部分和數字部分采用+3．3V，數字I／O接口兼容+5V。

2 系統總體方案及工作原理
系統選用Altera公司的CycloneⅡ系列中的EP2C20Q240C8為系統的硬件平臺，該芯片內部有18752個(gè)LE，26個(gè)乘法器和4個(gè)鎖相環(huán)等。視頻解碼芯片采用Philips的SAA7113H。系統主要由SAA7113H圖像采集接口模塊、I2C總線(xiàn)配置模塊、控制模塊、像素存儲模塊、格式轉換模塊和顯示接口模塊組成。設計中利用VHDL語(yǔ)言在QuartusⅡ下進(jìn)行編程和調試。系統基本結構如圖1所示。

3 主要模塊功能介紹
3．1 SAA7113H圖像采集接口模塊
該模塊負責視頻圖像的采集并將模擬視頻信號轉換為數字視頻信號，為后面的視頻處理做準備。該模塊與SAA7113H的VPO數據總線(xiàn)、RTS0、RTS1、及LLC相連，RTS0和RTS1分別配置為行同步和場(chǎng)同步信號，只有在這兩個(gè)信號同時(shí)有效時(shí)，輸出數據是有效圖像數據，否則是消隱信號。有效的視頻信號分為奇數場(chǎng)和偶數場(chǎng)，共576行有效數據，其中奇數場(chǎng)有效數據為23～310行，偶數場(chǎng)有效數據為336～623行，其余
為垂直控制信號。
SAA7113H的VP0總線(xiàn)輸出數據的頻率是27 MHz，在每個(gè)LLC的上升沿輸出1 Byte有效數據。標準ITU YUV 4：2：2格式視頻信號的每個(gè)像素都有各自的亮度分量Y，每?jì)蓚€(gè)相鄰的像素公用一對的色差數據Cb和Cr。在存儲像素數據時(shí)，可認為每?jì)蓚€(gè)連續字節表示一個(gè)像素，當需要格式轉換或進(jìn)行其他的處理時(shí)，要一次提取兩個(gè)相鄰的像素的數據，進(jìn)行相應處理。其中，每行有數據864個(gè)采樣點(diǎn)中有效數據720個(gè)，消隱期間數據144個(gè)。在完整的一幀圖像數據中第一場(chǎng)的消隱EAV為FF 00 00 BX，第一場(chǎng)消隱SAV為FF 00 00 AX；第一場(chǎng)有效數據SAV為FF 00 00 8X，有效數據EAV為FF 00 00 9X，其他場(chǎng)類(lèi)推。奇數場(chǎng)有效數據階段的SAV為“FF 00 00 80”，偶數場(chǎng)有效數據階段的SAV為“FF 00 00 C7”。在每個(gè)時(shí)鐘的上升沿讀取8位數據，當檢測到一行數據的開(kāi)始標志FF 00 00 XY時(shí)，檢測到SAV或EAV信號，提取H、F、V信號。然后開(kāi)始對圖像數據進(jìn)行解碼，根據8位數據自帶的信息，判斷該數據是Y、Cb還是Cr，從而得到Y、Cb、Cr各分量。
3．2 I2C總線(xiàn)配置模塊
該模塊通過(guò)I2C總線(xiàn)協(xié)議對SAA7113H進(jìn)行配置，時(shí)鐘頻率為20 kHz。通過(guò)該模塊完成SAA7113H配置。配置模塊如圖2所示。

其中，inicio_conf信號表示啟動(dòng)對SAA7113H進(jìn)行配置，高電平有效。clk為時(shí)鐘信號。reset為外部復位信號高電平有效。SCL和SDA為SAA7113H配置信號。CONFIGURACION_OK表示解碼芯片配置好以后輸出一個(gè)控制信號給控制模塊，以啟動(dòng)數據采集。
SAA7113H的寄存器地址從00H開(kāi)始，只有01H～05H前端輸入配置部分，06H～13H、15H～17H解碼部分，40H～60H常規分離數據部分，這些可讀寫(xiě)，其余為保留地址或只讀寄存器，將需要配置的寄存器數據存在查找表con_data中，并用count表示當前對哪個(gè)寄存器配置，配置時(shí)逐個(gè)寫(xiě)入寄存器。