基于FPGA 的DDR SDRAM控制器在高速數據采集系統中

3.2 DDR SDRAM 控制器各模塊結構圖

系統的頂層文件DATA_SAMPLE 的結構如圖5 所示，FPGA 內置的主要有前端緩存模塊DATATO_RAM、后端緩存模塊TO_LD 和DDR SDRAM 的控制模塊SDRAM。從數據流程上看，前端緩存將雙路AD 采集到的數據合并成64 位，當緩存中的數據達到設定的存儲深度時(shí)，控制模塊在100MHz 的時(shí)鐘下將數據讀出，并將64 位數據拆分成32 位分別存儲到兩片DDR SDRAM 中。進(jìn)入到讀狀態(tài)時(shí)，控制模塊同時(shí)從兩片DDR SDRAM 中讀出32位的數據，根據用戶(hù)所選擇的數據通道，控制邏輯將相應的數據送入后端緩存中，后端緩存再將數據拆分成16 位，通過(guò)PCI 局部總線(xiàn)傳送到上位機中。從控制流程上看，DATATO_RAM和TO_LD 中都設置了數據計數器，當DATATO_RAM 中存儲的數據量超過(guò)設定值時(shí)，讀使能RDEN 有效，控制模塊從緩存中一次讀走4 個(gè)數據。后端緩存的控制方式與此類(lèi)似。

控制模塊SDRAM 由兩部分組成，其結構如圖6 所示。其中ADDR 為地址產(chǎn)生模塊，給控制核ddr_sdram 提供數據操作的行地址和列地址?？刂坪薲dr_sdram 完成的功能包括將內部狀態(tài)轉換產(chǎn)生的CMD 控制命令譯碼成DDR SDRAM 所能實(shí)現的各種操作并實(shí)現以雙倍的速率與DDR SDRAM 進(jìn)行數據交換的接口。ddr_sdram 的結構框圖如圖7 所示。

控制核ddr_sdram 采用自頂而下模塊化的設計方法，由4 個(gè)模塊構成：ddr_sdram 頂層模塊、控制接口模塊、命令模塊和數據路徑模塊。ddr_sdram 頂層模塊初始化并把其余三個(gè)模塊有機地結合起來(lái);控制接口模塊接收CMD 命令和相關(guān)存儲器地址，對命令進(jìn)行譯碼并將請求發(fā)送給命令模塊;命令模塊接收從控制接口模塊譯碼后的命令和地址，產(chǎn)生相應的命令給DDR SDRAM;數據路徑模塊在讀命令READA 和寫(xiě)命令WRITEA 期間處理數據交換?？刂平涌谀K包含1 個(gè)命令譯碼器和1 個(gè)16 位的刷新減計數器及相應的控制電路。 命令譯碼器譯碼并將譯碼后的命令及相應的地址轉送給命令模塊。減計數器和相應的控制電路用來(lái)產(chǎn)生刷新命令給命令模塊。其值就是由LOAD_REG2 命令寫(xiě)入到REG2 中的值。當計數器減到0 時(shí)，控制接口模塊就向命令模塊發(fā)Request 并一直保持到命令模塊發(fā)Ack 來(lái)響應該請求。一旦控制接口模塊接收到Ack，減計數器就會(huì )重新寫(xiě)入REG2 中的值。命令模塊由1 個(gè)簡(jiǎn)單的仲裁器、命令發(fā)生器及命令時(shí)序器組成。它接收從控制接口模塊來(lái)的譯碼后的命令，同時(shí)接收刷新控制邏輯發(fā)來(lái)的刷新請求命令并產(chǎn)生正確的命令給DDR SDRAM。仲裁器在控制接口發(fā)來(lái)的命令和刷新控制邏輯發(fā)來(lái)的刷新請求命令之間進(jìn)行仲裁。刷新請求命令的優(yōu)先級高于控制接口來(lái)的命令。

在仲裁器收到命令譯碼器發(fā)來(lái)的命令后，該命令就傳送到命令發(fā)生器，命令時(shí)序器即用3 個(gè)移位寄存器產(chǎn)生正確的命令時(shí)序后發(fā)給DDR SDRAM。1 個(gè)移位寄存器用來(lái)控制激活命令時(shí)序，1 個(gè)用來(lái)控制READA 和WRITEA命令，1 個(gè)用來(lái)計時(shí)操作命令的持續時(shí)間，為仲裁器確定最后的請求操作是否完成。數據路徑模塊提供了DDR SDRAM 到FPGA 的數據通道。在和DDR SDRAM 接口的一方，數據路徑模塊將從DDR SDRAM 過(guò)來(lái)的數據總線(xiàn)寬度翻倍，并在200MHz 的時(shí)鐘頻率接收DDR SDRAM 在100MHz 時(shí)鐘的上下沿送出的數據。在和FPGA 接口的一方，數據路徑模塊將從FPGA 送來(lái)的數據寬度減半并以2 倍的速率送給DDR SDRAM。4 系統實(shí)現的功能及結果分析邏輯分析儀SignalTap II 是Quartus II 軟件中集成的一個(gè)內部邏輯分析軟件，使用它可以觀(guān)察本設計的內部信號波形。在系統的軟件設計和仿真完成之后，將編譯后的文件下載到系統的硬件中，對DDR SDRAM 控制器的狀態(tài)轉移和讀寫(xiě)流程中各個(gè)信號進(jìn)行了實(shí)時(shí)的采集與顯示。

如圖8 所示，是控制器讀數據時(shí)嵌入式邏輯分析儀采集到的波形圖。第9 行到第15行的信號顯示的是讀流程中各狀態(tài)之間的切換過(guò)程。讀命令發(fā)出之后，經(jīng)過(guò)CAS 潛伏期，DDR SDRAM 突發(fā)傳輸8 個(gè)數據，并產(chǎn)生選通信號DQS?？刂破髟谧x到數據線(xiàn)DQ 上的數據后，將數據寬度加倍，傳送到后端緩存中。