基于FPGA的高頻率ADC的實(shí)現

數字系統的設計人員擅長(cháng)在其印制電路板上用FPGA和CPLD將各種處理器、存儲器和標準的功能元件粘合在一起來(lái)實(shí)現數字設計。除了這些數字功能之外，FPGA和CPLD還可以使用LVDS輸入、簡(jiǎn)單的電阻電容(RC)電路和一些FPGA或CPLD的數字邏輯單元實(shí)現共模功能，從而構建模數轉換器(ADC)。

與數字邏輯相連接時(shí)，ADC是一種常用的模擬功能塊，例如，FPGA或CPLD連接至模擬傳感器的現實(shí)世界時(shí)，ADC是不可或缺的。本文將闡述采用萊迪思半導體公司的參考設計和演示板來(lái)實(shí)現低頻率(DC至1K Hz)和高頻率(高達50K Hz)ADC。針對每種設計的應用示例，即網(wǎng)絡(luò )交換機中的系統.和語(yǔ)音通信系統中的頻率檢測將在文中驗證。

模數轉換器的實(shí)現

一個(gè)簡(jiǎn)單的模數轉換器可以通過(guò)添加一個(gè)簡(jiǎn)單的RC電路至FPGA或CPLD 的LVDS輸入來(lái)實(shí)現。正如圖1的左下角所示，RC網(wǎng)絡(luò )在LVDS輸入的一端，模擬輸入則在另一端。 LVDS輸入將作為一個(gè)簡(jiǎn)單的模擬比較器，如果模擬輸入電壓高于RC網(wǎng)絡(luò )的電壓，將輸出數字“1”。通過(guò)改變RC電路的輸入電壓(來(lái)自FPGA/CPLD的通用輸出)，LVDS比較器可用于分析模擬輸入電壓，以創(chuàng )建一個(gè)準確的數字表示。

模擬至數字控制模塊可以用多種方式實(shí)現，取決于模擬輸入的頻率、所需的分辨率和可用的邏輯資源。用簡(jiǎn)單的逐次逼近寄存器可以處理低頻信號，如圖1左上角的選項1。實(shí)現較高頻率的情況如圖1右上角所示，可以用Δ-Σ調制器功能來(lái)實(shí)現，它由采樣寄存器和級連梳狀(CIC)濾波器組成。

一旦構建了數字信號，就可以對數字輸出進(jìn)行可選的過(guò)濾，以去除任何由于系統噪音或反饋抖動(dòng)所引入的不必要的高頻分量。在可選數字濾波模塊后面，可選的存儲器緩沖區可用于調試/測試目的。通過(guò)存儲緩沖器對數字輸出采樣，然后通過(guò)JTAG端口掃描輸出，到達運行信號分析軟件的個(gè)人計算機。

圖1：模數轉換器基本框圖：低頻和高頻情況。

低頻/最小邏輯ADC實(shí)現

在低頻/最小邏輯實(shí)現情況中，采樣控制模塊控制逐次逼近寄存器，相關(guān)的輸出信號隨時(shí)加到RC電路。因此RC電路的電壓上升或下降，以響應相關(guān)的輸出狀態(tài)，輸出狀態(tài)是變化的。LVDS輸入比較模擬輸入與RC電路電壓的變化。因此，RC電路的電壓是用來(lái)“發(fā)現”模擬輸入電壓。圖2的例子中，靜態(tài)模擬輸入(由橙色虛線(xiàn)來(lái)表示)設置為不到整個(gè)輸入電壓范圍的一半。垂直的黑色虛線(xiàn)表示SAR采樣點(diǎn)之間的時(shí)鐘數目，用綠色虛線(xiàn)來(lái)表示。

第一次測量需要8個(gè)時(shí)鐘，下一次需要4個(gè)時(shí)鐘，等等類(lèi)似。最初，通過(guò)在相關(guān)輸出上加邏輯“1”，RC電路被設置為模擬輸入的整個(gè)電壓擺幅的一半。一旦電壓達到這個(gè)點(diǎn)的一半，LVDS輸入的輸出將指示模擬輸入值是否高于或低于RC電路電壓。

如果模擬電壓較高，數字輸出的最高有效位是邏輯“1”。如果模擬電壓較低，則數字輸出為邏輯“0”。SAR移到下一位，采樣時(shí)間減半(為整個(gè)電壓擺幅的四分之一)。這個(gè)過(guò)程不斷重復，直到A/D轉換器達到所需的精度。在圖2中的例子中，觀(guān)察RC電路電壓是如何逐漸接近模擬輸入值。在這個(gè)簡(jiǎn)單例子中，SAR(0101)的4位數字輸出展示在圖的底部。

圖2：基于SAR的 A/D轉換器運作實(shí)例。

低頻設計可以用來(lái)監測幾個(gè)模擬電壓的電平，這些電平表示各種電源電壓和環(huán)境傳感器的輸出。CPLD實(shí)現可以監控PCB的電源電壓(3.3V，2.5V和1.8V)，以及溫度和濕度傳感器和開(kāi)放式機箱的報警。為測量多個(gè)模擬輸入，可針對每個(gè)模擬電壓連同附加的RC電路采用一個(gè)LVDS輸入。由于模擬電壓是緩慢改變的，LVDS輸出可多路復用，這樣在每個(gè)輸入之間就可以共享數字邏輯功能。

低頻/最小邏輯ADC的測試結果

無(wú)需可選數字濾波電路的低頻/最小邏輯電路已經(jīng)用一塊*估板在萊迪思的MachXO CPLD上實(shí)現，并使用電壓范圍為0V至3.3V的0.8Hz輸入信號。如圖1所示，采用可選的存儲器緩沖區及萊迪思ispLEVER設計軟件的Reveal Logic Analyzer功能。該功能將緩沖存儲器添加至目標設計，并加入控制數字信號采集、數據緩沖和通過(guò)JTAG電纜輸出數據到計算機所需的邏輯。在測試過(guò)程中，使用Linear公司的PScope軟件在捕獲的數據上運行FFT。該電路對0.8Hz模擬輸入的響應顯示在圖3的上半部分。

圖3：A/D轉換器的結果實(shí)例：低頻和高頻選項。

接收到的數字信號顯示在PScope屏的頂部窗口中?？v軸用來(lái)測量代碼步長(cháng)(0到255)，橫軸用來(lái)測量采樣(在這個(gè)例子中有1024個(gè)樣本)。在邊欄的右上角報告頻率，如f1(基本)頻率。FFT的結果顯示在窗口的下面，根據它們的dB水平通過(guò)縱軸顯示諧波頻率。從FFT產(chǎn)生的關(guān)鍵參數顯示在右下側欄，其中包括有效位數(ENOB)和信噪比(SNR)。這些結果表明，輸入信號已成功轉換為具有好的分辨率和信噪比的數字信號。