一種高速緩存方案的實(shí)現方法

摘要：基于A(yíng)ltera公司的EP2SGX90FF1508C3N和NEC公司的UPD44165364AF5，提出了一種高速緩存方案。本設計采用可編程邏輯器件，靈活性高，可靠性強，可以根據用戶(hù)的需要進(jìn)行方便的擴展和升級。深入研究了QDRII SRAM的工作原理和時(shí)序原理，提出了比較可靠的讀寫(xiě)狀態(tài)機實(shí)現方案。硬件設計經(jīng)過(guò)實(shí)際測試，達到了預期的指標，實(shí)現了43．2 Gb／s的數據吞吐速率，并且成功用于某產(chǎn)品中。
關(guān)鍵詞：QDRII SRAM；高速緩存；時(shí)序圖；狀態(tài)機；FPGA

引言
在移動(dòng)通信領(lǐng)域隨著(zhù)3G時(shí)代的到來(lái)和4G的發(fā)展，無(wú)線(xiàn)基站離不開(kāi)高速率、高帶寬和大動(dòng)態(tài)的數據采集，采集下來(lái)的高速數據需要進(jìn)行高速緩存、高速數據處理和傳輸。本文實(shí)現了一種基于FPGA和QDRII SDRAM高速緩存解決方案，并且經(jīng)過(guò)實(shí)際驗證，已成功應用于某產(chǎn)品中。

1 QDRII工作原理
QDR協(xié)議由存儲器供應商Cypress、IDT、NEC、Renesas和Samsung公司組成的聯(lián)盟共同發(fā)布，主要針對網(wǎng)絡(luò )交換機、路由器和其他通信設備的應用。QDRII由兩個(gè)獨立的“讀”和“寫(xiě)”端口組成，“讀”和“寫(xiě)”端口有分別獨立的數據輸出和數據輸入端口來(lái)支持相應的讀寫(xiě)操作，并且讀寫(xiě)端口分別為雙倍數據速率端口。
QDRII SRAM提供了2字突發(fā)和4字突發(fā)結構。2字突發(fā)結構的DDR地址總線(xiàn)在前半個(gè)時(shí)鐘周期允許讀請求，后半個(gè)周期允許寫(xiě)請求。4字突發(fā)結構針對每一個(gè)讀或寫(xiě)請求傳輸4個(gè)字，這樣只需一個(gè)SDR的地址總線(xiàn)就能最大程度地利用數據帶寬。以Cypress公司生產(chǎn)的CY7C1310V18為例，說(shuō)明QDRII器件內部邏輯結構，如圖1所示。

決定。

的上升沿第二個(gè)數據字被鎖存。第三個(gè)和第四個(gè)數據字在K、控制時(shí)，在時(shí)鐘K的上升沿，當讀選通信號為低電平時(shí)，讀地址SA被鎖存。在其之后的第二個(gè)時(shí)鐘K的上升沿，設備鎖存Q上的第一個(gè)數據字，在接下來(lái)的的上升沿鎖存Q上第二個(gè)數據字。在之后的K、的上升沿鎖存Q上的第三個(gè)和第4個(gè)數據字。讀總線(xiàn)數據輸出Q值在DDR模式下從存儲器中輸出時(shí)，與CQ、源同步時(shí)鐘邊沿對齊，此時(shí)完成一個(gè)完整的讀操作。

2 QDRII SRAM讀寫(xiě)狀態(tài)機
在實(shí)際的應用系統中，為了讓器件連續有效地工作，必須設計相應的控制程序來(lái)完成各種控制狀態(tài)之間的轉換，對于4字節突發(fā)QDRII器件，設計的讀寫(xiě)狀態(tài)機如圖4所示。使QDRII在讀寫(xiě)狀態(tài)中自由跳轉。

選通脈沖。讀／寫(xiě)狀態(tài)機持續監控用戶(hù)接口FIFO狀態(tài)信號，以確定是否存在待處理讀／寫(xiě)請求。連續不斷地并發(fā)讀／寫(xiě)請求流將導致?tīng)顟B(tài)機只在讀狀態(tài)和寫(xiě)狀態(tài)之間轉換，以確保正確無(wú)誤地將請求交替發(fā)送到外部存儲器。一串只寫(xiě)請求將導致空閑狀態(tài)和寫(xiě)狀態(tài)輪流出現，同樣，一串讀請求也會(huì )在空閑狀態(tài)和讀狀態(tài)問(wèn)轉換。

3 系統的硬件實(shí)現
本文實(shí)現的高速緩存系統是以FPGA和QDRII器件為核心的，FPGA采用Altera公司的Stratix II GX系列，具體型號為EP2SGX90FF1508C3N Stratix II系列芯片采用90 nm工藝，1．2 V內核電壓供電，具有片上可編程電阻特性，簡(jiǎn)化了設計，容易實(shí)現阻抗匹配，提高了信號完整
性。QDRII采用NEC公司的UPD44165364AF5-E33EQ2-A，具有4字節突發(fā)結構，最高工作頻率為300 MHz。FPGA與QDRII的接口如圖5所示。

QDRII的控制時(shí)序十分復雜，為簡(jiǎn)化設計過(guò)程，增強系統的可靠性，可以采用IP核進(jìn)行控制。IP核是一種預定義的并經(jīng)過(guò)驗證的復雜功能模塊，可以方便地集成到系統中。
Altera公司的QDRII SDRAM Controller MegaCore可提供一些底層的時(shí)序控制，使得對QDRII的控制變得相對簡(jiǎn)單，IP核留給用戶(hù)一些上層的Avalon通信接口，用戶(hù)可以根據自己的需要對相應的狀態(tài)引腳進(jìn)行監控和編寫(xiě)驅動(dòng)，實(shí)現對QDRII器件的操作。

4 實(shí)驗設計及測試結果
用VHDL編寫(xiě)testbench，測試系統性能，設計原理如圖6所示。設計數據源對QDRII進(jìn)行寫(xiě)操作，再把讀出來(lái)的數據與原始數據對比，最后給出測試結果。

進(jìn)行速度測試，以300 MHz的速率進(jìn)行讀寫(xiě)，通過(guò)測試證明本系統能夠穩定工作，測試結果如圖7所示。

為了便于觀(guān)察，選取幾個(gè)固定地址，循環(huán)讀取該地址的數據，用SignalTap對其進(jìn)行實(shí)時(shí)采樣，結果如圖8所示?？梢郧逦乜闯鼋o定固定地址00004H后，發(fā)出讀請求，在avl_data_read_valid有效時(shí)讀取數據為AAAAFFFFAAAAFFFFAAH，與寫(xiě)入數據一致。

結語(yǔ)
本文通過(guò)深入分析QDRII的結構和工作原理，設計一種狀態(tài)機，給出了一種基于FPGA的高速緩存方案。經(jīng)過(guò)實(shí)驗驗證，QDRII可以穩定工作在300 MHz，使36位存儲器接口的總流量達到43．2 Gb／s，具有實(shí)際應用價(jià)值，使各種數據密集型應用中的讀／寫(xiě)能力得以提升。